本文關(guān)鍵詞：基于可重構(gòu)專用處理器的FIR類算法實(shí)現(xiàn)，，由筆耕文化傳播整理發(fā)布。

【摘要】：隨著集成電路的發(fā)展,人們逐漸對(duì)芯片系統(tǒng)性能和操作靈活性的要求越來(lái)越高,以通用性和靈活性為代表的微處理器計(jì)算模式和以高性能為代表的ASIC計(jì)算模式不能同時(shí)滿足性能和靈活性的要求,此時(shí)可重構(gòu)計(jì)算應(yīng)運(yùn)而生,它符合半導(dǎo)體產(chǎn)品發(fā)展規(guī)律,不僅能滿足性能要求,也滿足對(duì)于靈活性的要求,而且其性能和靈活性相對(duì)于ASIC計(jì)算模式和微處理器計(jì)算模式都有一定的提高,因此未來(lái)芯片發(fā)展趨勢(shì)將會(huì)是可重構(gòu)模式。本論文介紹了一款可重構(gòu)專用處理器,通過(guò)粗粒度的準(zhǔn)動(dòng)態(tài)配置方式改變基本運(yùn)算單元的拓?fù)浣Y(jié)構(gòu)和互連關(guān)系,以資源復(fù)用的方式實(shí)現(xiàn)多種算法類型的硬件加速。基于此可重構(gòu)處理器完成對(duì)FIR類算法的設(shè)計(jì)實(shí)現(xiàn),其中包括復(fù)數(shù)FIR、實(shí)數(shù)FIR、復(fù)數(shù)多普勒和實(shí)數(shù)多普勒四個(gè)算法。上述四個(gè)算法的運(yùn)算為乘累加操作,因此設(shè)計(jì)了乘累加器,該乘累加器由流水級(jí)數(shù)都為4的1個(gè)的乘法器和2個(gè)加法器組成,該乘-累加器可以支持階數(shù)M≥8的乘累加流水操作,其中第一個(gè)數(shù)延時(shí)為2(M+4)個(gè)周期,后續(xù)每個(gè)數(shù)的延時(shí)為M個(gè)周期,它的結(jié)果數(shù)據(jù)延時(shí)與乘法器和加法器的延時(shí)是無(wú)關(guān)的,比直接型乘累加器運(yùn)算性能提高了約4倍。該乘法器可應(yīng)用于許多計(jì)算和工程應(yīng)用中,如數(shù)字信號(hào)處理中濾波器、卷積和各種矩陣運(yùn)算,實(shí)現(xiàn)了一個(gè)周期完成一次乘、加運(yùn)算。根據(jù)算法的特性對(duì)可重構(gòu)處理器的運(yùn)算資源和存儲(chǔ)資源進(jìn)行高效合理分配,實(shí)現(xiàn)算法流水并行操作,其中復(fù)數(shù)FIR采用4路并行,支持乒乓操作,實(shí)數(shù)FIR采用支持16路并行,不支持乒乓操作,這兩種算法可完成點(diǎn)數(shù)范圍為16-128K、階數(shù)范圍為16～128的任意點(diǎn)和任意階的運(yùn)算；復(fù)數(shù)多普勒采用4路并行,支持乒乓操作,可完成點(diǎn)數(shù)范圍為16-128K、階數(shù)范圍為16～128的任意點(diǎn)和任意階的運(yùn)算,實(shí)數(shù)多普勒采用8路并行,不支持乒乓操作,可完成點(diǎn)數(shù)為8-128K范圍內(nèi)任意偶數(shù)點(diǎn)、階數(shù)為8～128范圍內(nèi)任意階的運(yùn)算。對(duì)于并行化效率,四種算法基本在99%以上,且算法的誤差數(shù)量級(jí)僅為10-8�？傮w而言本設(shè)計(jì)有并行化效率高以及誤差小的優(yōu)點(diǎn)。
【關(guān)鍵詞】：可重構(gòu)計(jì)算 并行化 乘累加器 FIR算法 多普勒FIR濾波器組 UVM驗(yàn)證方法學(xué)
【學(xué)位授予單位】：南京大學(xué)
【學(xué)位級(jí)別】：碩士
【學(xué)位授予年份】：2014
【分類號(hào)】：TP332
【目錄】：

• 摘要4-6
• ABSTRACT6-13
• 第1章 緒論13-24
• 1.1 課題背景13-15
• 1.2 可重構(gòu)計(jì)算15-21
• 1.2.1 可重構(gòu)計(jì)算的定義15-16
• 1.2.2 三種計(jì)算模式比較(ASIC、可重構(gòu)、微處理器計(jì)算模式)16-18
• 1.2.3 可重構(gòu)計(jì)算分類18-21
• 1.3 課題來(lái)源21-22
• 1.4 論文組織結(jié)構(gòu)22-24
• 第2章 可重構(gòu)處理器核架構(gòu)24-38
• 2.1 系統(tǒng)整體架構(gòu)及其工作方式24-26
• 2.2 可重構(gòu)專用處理器核26-35
• 2.2.1 主控制器26-29
• 2.2.2 重構(gòu)控制器29-30
• 2.2.3 存儲(chǔ)器30-31
• 2.2.4 可重構(gòu)計(jì)算陣列31-34
• 2.2.5 DMA34-35
• 2.3 重構(gòu)實(shí)現(xiàn)流程35-38
• 第3章 基于RASP的FIR算法設(shè)計(jì)38-54
• 3.1 FIR數(shù)字濾波器38-39
• 3.2 資源分析39-43
• 3.2.1 內(nèi)存資源39-40
• 3.2.2 運(yùn)算資源40-43
• 3.2.2.1 復(fù)數(shù)乘法器40-42
• 3.2.2.2 復(fù)數(shù)加法器42-43
• 3.3 FIR控制器功能設(shè)計(jì)43-53
• 3.3.1 復(fù)數(shù)FIR控制器43-49
• 3.3.1.1 控制模塊44-47
• 3.3.1.2 地址產(chǎn)生單元47
• 3.3.1.3 運(yùn)算模塊——復(fù)數(shù)乘累加器47-48
• 3.3.1.4 選擇器48-49
• 3.3.2 實(shí)數(shù)FIR控制器49-53
• 3.3.2.1 控制模塊50-51
• 3.3.2.2 地址產(chǎn)生單元51-52
• 3.3.2.3 運(yùn)算模塊——實(shí)數(shù)乘累加器52-53
• 3.4 小結(jié)53-54
• 第4章 基于RASP的多普勒FIR濾波器組設(shè)計(jì)54-65
• 4.1 多普勒FIR濾波器組54-55
• 4.2 多普勒FIR控制器功能設(shè)計(jì)55-64
• 4.2.1 復(fù)數(shù)多普勒設(shè)計(jì)55-60
• 4.2.1.1 數(shù)據(jù)搬運(yùn)56-57
• 4.2.1.2 控制模塊57-59
• 4.2.1.3 地址產(chǎn)生單元59
• 4.2.1.4 運(yùn)算模塊59
• 4.2.1.5 選擇器59-60
• 4.2.2 實(shí)數(shù)多普勒設(shè)計(jì)60-64
• 4.2.2.1 數(shù)據(jù)搬運(yùn)61
• 4.2.2.2 控制模塊61-62
• 4.2.2.3 地址產(chǎn)生單元62-64
• 4.2.2.4 運(yùn)算模塊64
• 4.3 小結(jié)64-65
• 第5章 仿真驗(yàn)證與實(shí)驗(yàn)結(jié)果65-76
• 5.1 仿真驗(yàn)證65-70
• 5.1.1 UVM驗(yàn)證65-67
• 5.1.2 FPGA驗(yàn)證67-70
• 5.2 實(shí)驗(yàn)結(jié)果70-75
• 5.2.1 功能性驗(yàn)證71-72
• 5.2.2 設(shè)計(jì)覆蓋率72-73
• 5.2.3 并行化分析73-75
• 5.3 小結(jié)75-76
• 第6章 總結(jié)與展望76-78
• 6.1 總結(jié)76-77
• 6.2 工作展望77-78
• 參考文獻(xiàn)78-82
• 碩士期間參與的項(xiàng)目與主要成果82-83
• 致謝83-84

【相似文獻(xiàn)】

中國(guó)期刊全文數(shù)據(jù)庫(kù) 前10條

1 馬天方;3C融合的黏合劑——DSP[J];電子產(chǎn)品世界;1997年10期

2 賀敬凱;;基于FPGA的專用CPU的設(shè)計(jì)[J];深圳信息職業(yè)技術(shù)學(xué)院學(xué)報(bào);2008年04期

3 ;不同的"芯"情——筆記本電腦專用處理器[J];微電腦世界;2004年15期

4 戴敏;數(shù)字化時(shí)代的基石——DSP發(fā)展應(yīng)用縱橫談[J];今日電子;1999年07期

5 ;超級(jí)計(jì)算機(jī),能頂萬(wàn)人[J];物理教學(xué)探討;2006年03期

6 ;超級(jí)計(jì)算機(jī),能頂萬(wàn)人[J];物理教學(xué)探討;2006年04期

7 ;Versa AX一價(jià)到底[J];每周電腦報(bào);2000年20期

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本文編號(hào)：372191