慢速內(nèi)存訪問成為提升網(wǎng)絡(luò)處理器系統(tǒng)性能的重要瓶頸之一,因此SDRAM控制器性能的高低對(duì)整個(gè)網(wǎng)絡(luò)處理器系統(tǒng)至關(guān)重要。本文的設(shè)計(jì)思路將SDRAM控制器設(shè)計(jì)劃分為兩個(gè)階段: 第一階段:單核處理體系結(jié)構(gòu)中SDRAM控制器的實(shí)現(xiàn);功能上保證片外SDRAM能夠正確響應(yīng)來自單個(gè)主機(jī)的初始化、讀、寫、突發(fā)式讀寫、刷新、預(yù)充電、掩碼等操作。 第二階段:多核共享體系結(jié)構(gòu)中SDRAM控制器的實(shí)現(xiàn);本文采用異步FIFO結(jié)構(gòu)實(shí)現(xiàn)對(duì)各個(gè)多處理器發(fā)送指令的存儲(chǔ);同時(shí)基于順序機(jī)制、輪循機(jī)制兩種仲裁策略,準(zhǔn)確及時(shí)地實(shí)現(xiàn)多個(gè)主設(shè)備的訪問請(qǐng)求;最后采用行列地址寬度可配置技術(shù)實(shí)現(xiàn)SDRAM控制器的通用性。 接著考慮到仲裁算法對(duì)整個(gè)系統(tǒng)性能的影響,本文采用一種可提高內(nèi)存訪問性能的優(yōu)先級(jí)分層仲裁策略,并通過隱藏Bank預(yù)充電時(shí)延提高內(nèi)存訪問效率。 論文完成了多核共享內(nèi)存的SDRAM控制器設(shè)計(jì)和各模塊的硬件語言描述,完成了模塊級(jí)和系統(tǒng)級(jí)的功能仿真,并在FPGA平臺(tái)上進(jìn)行了驗(yàn)證。結(jié)果表明,SDRAM控制器能很好地與片外SDRAM協(xié)同工作,同時(shí)采用延時(shí)隱藏策略的SDRAM控制器性能提升最大可達(dá)4... 

【文章頁數(shù)】：84 頁

【學(xué)位級(jí)別】：碩士

【文章目錄】：
摘要
Abstract
第一章 引言
    1.1 課題研究背景簡介
    1.2 SDRAM控制器發(fā)展應(yīng)用現(xiàn)狀研究
    1.3 課題研究的創(chuàng)新點(diǎn)及關(guān)鍵技術(shù)
    1.4 論文整體構(gòu)架
第二章 單核體系結(jié)構(gòu)中SDRAM控制器工作原理
    2.1 SDRAM內(nèi)存基本結(jié)構(gòu)
        2.1.1 物理Bank
        2.1.2 芯片位寬
        2.1.3 邏輯Bank與芯片位寬
        2.1.4 內(nèi)存芯片的容量
    2.2 SDRAM控制器控制方式
        2.2.1 SDRAM控制器初始化
        2.2.2 SDRAM行列地址映射轉(zhuǎn)化
        2.2.3 列讀寫操作
        2.2.4 刷新操作
        2.2.5 預(yù)充電操作
        2.2.6 突發(fā)長度
        2.2.7 數(shù)據(jù)掩碼
    2.3 SDRAM控制器的結(jié)構(gòu)原理
    2.4 本章小結(jié)
第三章 網(wǎng)絡(luò)處理系統(tǒng)中SDRAM控制器關(guān)鍵技術(shù)實(shí)現(xiàn)方案
    3.1 網(wǎng)絡(luò)處理器系統(tǒng)中SDRAM控制單元的應(yīng)用
    3.2 總體設(shè)計(jì)方案
        3.2.1 仲裁器系統(tǒng)的實(shí)現(xiàn)方案
        3.2.2 指令存儲(chǔ)隊(duì)列的實(shí)現(xiàn)方案
        3.2.3 存儲(chǔ)容量大小可配置寄存器實(shí)現(xiàn)方案
    3.3 本章小結(jié)
第四章 SDRAM控制器電路設(shè)計(jì)實(shí)現(xiàn)
    4.1 多核共享訪問SDRAM仲裁器硬件實(shí)現(xiàn)
        4.1.1 多核共享工作模式
        4.1.2 仲裁器操作狀態(tài)機(jī)
        4.1.3 仿真驗(yàn)證平臺(tái)的搭建及仿真結(jié)果
    4.2 FIFO結(jié)構(gòu)實(shí)現(xiàn)指令存儲(chǔ)隊(duì)列
        4.2.1 SDRAM控制器系統(tǒng)中的指令隊(duì)列及分類
        4.2.2 指令存儲(chǔ)單元接口信號(hào)描述
        4.2.3 指令存儲(chǔ)隊(duì)列的仿真驗(yàn)證結(jié)果
    4.3 存儲(chǔ)容量可配置通用性實(shí)現(xiàn)
    4.4 本章小結(jié)
第五章 基于奇偶優(yōu)化原理的仲裁優(yōu)化技術(shù)
    5.1 奇偶優(yōu)化原理
        5.1.1 連續(xù)訪問同一bank中同一行時(shí)的優(yōu)化
        5.1.2 連續(xù)交替訪問奇偶bank時(shí)的優(yōu)化
    5.2 基于奇偶優(yōu)化原理的改進(jìn)仲裁器設(shè)計(jì)
    5.3 驗(yàn)證平臺(tái)搭建及優(yōu)化結(jié)果分析
    5.4 本章小結(jié)
第六章 工作總結(jié)與展望
    6.1 論文主要內(nèi)容
    6.2 設(shè)計(jì)工作總結(jié)
    6.3 課題研究創(chuàng)新點(diǎn)
    6.4 工作不足之處與展望
致謝
參考文獻(xiàn)
研究成果


【參考文獻(xiàn)】：
期刊論文
[1]具有時(shí)間隱藏特性的數(shù)據(jù)塊讀寫SDRAM控制器[J]. 王斌,熊志輝,陳立棟,譚樹人,張茂軍.  計(jì)算機(jī)工程. 2009(04)
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[3]面向片上系統(tǒng)的高性能SDRAM控制器設(shè)計(jì)[J]. 張宇,時(shí)龍興,王學(xué)香,黃少珉.  固體電子學(xué)研究與進(jìn)展. 2007(03)
[4]SDRAM通用控制器的FPGA模塊化設(shè)計(jì)[J]. 李剛,李智.  電子產(chǎn)品世界. 2007(08)
[5]片上系統(tǒng)中外部存儲(chǔ)控制器的設(shè)計(jì)與優(yōu)化[J]. 羅欣武,戎蒙恬,劉文江.  上海交通大學(xué)學(xué)報(bào). 2007(06)
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[7]基于圖像處理的SDRAM通用接口設(shè)計(jì)[J]. 徐紅,葉豐,孟利民.  現(xiàn)代電子技術(shù). 2006(16)
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本文編號(hào)：3721458