隨著移動互聯(lián)網(wǎng)的迅速發(fā)展,SOC作為便攜式智能終端的信息處理能力和待機(jī)時間的要求也日趨提高。存儲器作為SOC的重要組成,一般而言面積占整個SOC芯片面積的一半以上。尤其在高性能處理器中,SRAM占芯片的面積已經(jīng)超過80%。存儲器的性能對SOC芯片的影響很大。工藝尺寸的不斷進(jìn)步使得工藝制造出現(xiàn)的工藝參數(shù)的偏差越來越嚴(yán)重,從而促使SRAM設(shè)計更富挑戰(zhàn),主要表現(xiàn)在新的電流源模型的提出以及特征化的仿真要求。如今的SRAM設(shè)計中,越來越多的低功耗技術(shù)和高速技術(shù)被提出,比如DVFS技術(shù)、電荷泵技術(shù)等。在諸多優(yōu)化技術(shù)帶來諸多便利的同時,SRAM的設(shè)計周期相應(yīng)也延長了,尤其在占了SRAM設(shè)計周期約三分之一時間的特征化環(huán)節(jié)中,相比于原本就耗時的SRAM設(shè)計仿真周期而言,這些優(yōu)化技術(shù)無疑也增加了特征化周期和設(shè)計周期。本文主要內(nèi)容和研究對象是:第一,介紹SRAM電路結(jié)構(gòu)、編譯器的設(shè)計流程以及特征化;第二,提出了基于關(guān)鍵電路的分段拓展提取時序的方法,并應(yīng)用此方法對特征化時序進(jìn)行提取,并與基于時延搜索的SRAM建立時間快速提取方法進(jìn)行對比總結(jié);第三,介紹SRAM編譯器的特征化的主要內(nèi)容,主要對表征中的時序和功耗... 

【文章頁數(shù)】：73 頁

【學(xué)位級別】：碩士

【文章目錄】：
中文摘要
abstract
第一章 緒論
    1.1 引言
    1.2 論文的背景與意義
        1.2.1 SRAM設(shè)計過程中的問題與挑戰(zhàn)
        1.2.2 SRAM仿真工作存在的優(yōu)化可能
    1.3 論文的主要內(nèi)容
第二章 SRAM編譯器
    2.1 SRAM基本原理
        2.1.1 SRAM基本架構(gòu)
        2.1.2 SRAM存儲單元
    2.2 SRAM編譯器
        2.2.1 SRAM編譯器設(shè)計流程
        2.2.2 SRAM編譯器實現(xiàn)流程
    2.3 特征化
        2.3.1 特征
        2.3.2 實例
        2.3.3 輸入壓擺和輸出負(fù)載
        2.3.4 工藝角、電壓和溫度
    2.4 本章小結(jié)
第三章 基于關(guān)鍵電路的分段拓展時序優(yōu)化方法
    3.1 基于關(guān)鍵電路的分段拓展方法提取建立時間
        3.1.1 關(guān)鍵路徑分析
        3.1.2 分段拓展方法
        3.1.3 建立時間分析
        3.1.4 應(yīng)用基于簡化電路的分段拓展方法提取建立時間
    3.2 基于時延搜索的SRAM建立時間快速提取方法
        3.2.1 傳統(tǒng)的SRAM建立時間提取方法
        3.2.2 基于時延搜索的SRAM建立時間快速提取方法
    3.3 建立時間提取實驗
    3.4 結(jié)果分析
    3.5 本章小結(jié)
第四章 基于最小二乘法的特征化優(yōu)化方法
    4.1 最小二乘法
        4.1.1 線性回歸模型
        4.1.2 最小二乘法
        4.1.3 算法實現(xiàn)
    4.2 SRAM時序的特征化
        4.2.1 時序數(shù)據(jù)
        4.2.2 時序預(yù)測
    4.3 SRAM功率的特征化
        4.3.1 功率數(shù)據(jù)
        4.3.2 功率預(yù)測
    4.4 實驗結(jié)果分析
    4.5 本章小結(jié)
第五章 總結(jié)與展望
    5.1 論文總結(jié)
    5.2 工作展望
參考文獻(xiàn)
攻讀學(xué)位期間本人出版或公開發(fā)表的論著、論文
致謝


【參考文獻(xiàn)】：
期刊論文
[1]大容量同步雙端口SRAM的仿真方法[J]. 周云波,李曉容.  電子與封裝. 2016(12)
[2]中國集成電路市場的結(jié)構(gòu)性分析[J]. 馮海玉.  中國集成電路. 2016(08)
[3]Characterization of single-event multiple cell upsets in a custom SRAM in a 65 nm triple-well CMOS technology[J]. CHEN HaiYan,CHEN JianJun,YAO Long.  Science China（Technological Sciences）. 2015(10)
[4]適用于編譯器的高速SRAM陣列及外圍設(shè)計[J]. 曹華敏,劉鳴,陳虹,鄭翔,王聰,王志華.  微電子學(xué). 2013(01)

碩士論文
[1]基于28nm工藝低電壓SRAM單元電路設(shè)計[D]. 關(guān)立軍.安徽大學(xué) 2017
[2]應(yīng)用于Cache的65nm高速SRAM設(shè)計[D]. 胡玉青.蘇州大學(xué) 2016
[3]高速低功耗SRAM的設(shè)計與實現(xiàn)[D]. 周全.國防科學(xué)技術(shù)大學(xué) 2013
[4]SRAM的動態(tài)故障測試研究[D]. 錢榴源.南京航空航天大學(xué) 2012
[5]SRAM時序信息提取技術(shù)研究[D]. 黃雪維.浙江大學(xué) 2010
[6]基于Memory Compiler實現(xiàn)0.25微米高性能SRAM之設(shè)計方法[D]. 方龍洋.上海交通大學(xué) 2007



本文編號：3720532