為了滿足現(xiàn)代電子領(lǐng)域?qū)τ诖笕萘�、高速度存�?chǔ)介質(zhì)的需要,DDR SDRAM存儲(chǔ)介質(zhì)需要更完善的接口控制模塊和更便利的使用方式。本論文所構(gòu)建的模塊系統(tǒng)是一種行之有效的使用手段,已應(yīng)用于中興北研所多個(gè)傳輸類項(xiàng)目之中。 本文首先介紹了選題背景、國內(nèi)外研究現(xiàn)狀和論文的主要工作,接著對(duì)DDR SDRAM存儲(chǔ)設(shè)備的原理和發(fā)展過程進(jìn)行簡介,并介紹了DDR SDRAM的接口時(shí)序,分析了其在系統(tǒng)中的位置、功能和作用,在此基礎(chǔ)上提出了設(shè)計(jì)方案規(guī)劃。之后著重?cái)⑹隽嘶赟tratix-II GX系列FPGA的DDR2接口的FIFO工程設(shè)計(jì),對(duì)于主控核心單元、數(shù)據(jù)輸入單元和數(shù)據(jù)緩存單元進(jìn)行了單獨(dú)的模塊化分析,并且對(duì)主要模塊進(jìn)行了功能仿真,歸納問題。接著通過使用chipscope軟件平臺(tái)進(jìn)行在線調(diào)試,分析問題并提出相關(guān)關(guān)鍵技術(shù)問題及解決方法。 通過本系統(tǒng)模塊的開發(fā)和調(diào)試,實(shí)現(xiàn)了一種FIFO特性的存儲(chǔ)介質(zhì)接口裝置,便捷了對(duì)復(fù)雜時(shí)序接口的大容量、高速存儲(chǔ)介質(zhì)的應(yīng)用。 

【文章頁數(shù)】：64 頁

【學(xué)位級(jí)別】：碩士

【文章目錄】：
摘要
Abstract
第一章 緒論
    1.1 選題背景
    1.2 國內(nèi)外研究現(xiàn)狀
    1.3 本論文主要研究工作
        1.3.1 本文的主要研究工作
        1.3.2 本文的組織結(jié)構(gòu)
第二章 DDR SDRAM原理以及系統(tǒng)設(shè)計(jì)方案
    2.1 DDR SDRAM的發(fā)展過程
        2.1.1 內(nèi)存體系結(jié)構(gòu)發(fā)展歷程
        2.1.2 DDR SDRAM的體系結(jié)構(gòu)
    2.2 DDR SDRAM的原理
        2.2.1 DDR SDRAM概述
        2.2.2 DDR接口管腳說明
        2.2.3 DDR上電初始化過程
        2.2.4 DDR狀態(tài)控制圖
    2.3 接口模塊開發(fā)方案
        2.3.1 接口模塊需求
        2.3.2 接口模塊設(shè)計(jì)規(guī)劃
        2.3.3 軟件實(shí)施方案
第三章 基于STRATIXIIGX系列FPGA的DDR2 接口的FIFO工程設(shè)計(jì)
    3.1 系統(tǒng)概述
        3.1.1 系統(tǒng)結(jié)構(gòu)
        3.1.2 Altera DDR2 IP Core簡介
        3.1.3 狀態(tài)控制模塊（ddr2_state_ctrl）
        3.1.4 地址產(chǎn)生模塊（ddr2_addr_gen）
        3.1.5 寫方向數(shù)據(jù)選擇（wr_data_sel）和讀方向數(shù)據(jù)選擇（rd_data_sel）
        3.1.6 數(shù)據(jù)緩存單元
    3.2 系統(tǒng)模塊仿真
        3.2.1 激勵(lì)模塊介紹
        3.2.2 頂層模塊仿真情況
        3.2.3 ddr2_ip_core模塊仿真情況
        3.2.4 ddr2_state_ctrl子模塊仿真情況
        3.2.5 仿真情況總結(jié)
第四章 chipscope軟件平臺(tái)下的在線調(diào)試與關(guān)鍵技術(shù)
    4.1 chipscope在線調(diào)試平臺(tái)
        4.1.1 chipscope軟件簡介
        4.1.2 生成正確的chipScope文件
        4.1.3 正確的配置chipScope相關(guān)選項(xiàng)
        4.1.4 分析chipScope信號(hào)
    4.2 模塊在線調(diào)試分析
    4.3 關(guān)鍵技術(shù)及總結(jié)
        4.3.1 流水線處理技術(shù)
        4.3.2 通道復(fù)位抗干擾技術(shù)
        4.3.3 狀態(tài)機(jī)相關(guān)問題
第五章 結(jié)束語
    （1） 本文所做工作
    （2） 進(jìn)一步的研究工作
致謝
參考文獻(xiàn)
在讀期間的研究成果


【參考文獻(xiàn)】：
期刊論文
[1]一種基于QuartusⅡ集成綜合器的FPGA面積優(yōu)化方法[J]. 李萌,侯亞輝.  中國傳媒大學(xué)學(xué)報(bào)(自然科學(xué)版). 2007(03)
[2]基于FPGA設(shè)計(jì)數(shù)字鎖相環(huán)[J]. 張秀平,鐘奇.  河海大學(xué)常州分校學(xué)報(bào). 2007(03)
[3]有限狀態(tài)機(jī)的建模與優(yōu)化設(shè)計(jì)[J]. 陳勇.  重慶工學(xué)院學(xué)報(bào)(自然科學(xué)版). 2007(05)
[4]可編程邏輯器件開發(fā)系統(tǒng)ISE的使用[J]. 王義軍,謝兵,張小剛.  東北電力學(xué)院學(xué)報(bào). 2005(04)
[5]同步數(shù)字復(fù)接的設(shè)計(jì)及其FPGA實(shí)現(xiàn)[J]. 王志,石江宏,周劍揚(yáng),陳輝煌.  電子技術(shù)應(yīng)用. 2005(04)



本文編號(hào)：3693347