本文關(guān)鍵詞：嵌入式安全協(xié)處理器設(shè)計(jì)，由筆耕文化傳播整理發(fā)布。

【摘要】：隨著嵌入式信息安全的快速發(fā)展,如何對(duì)密碼算法進(jìn)行有效快速的運(yùn)算執(zhí)行已經(jīng)成為一個(gè)比較突出的問(wèn)題。傳統(tǒng)的密碼算法實(shí)現(xiàn)技術(shù)主要有兩個(gè)方面：一方面是通過(guò)通用處理器進(jìn)行軟件編程,這種辦法雖然有較好的適應(yīng)性和靈活性,但是程序的執(zhí)行效率較低；另一種是針對(duì)專門的密碼算法,設(shè)計(jì)相應(yīng)的加速硬件單元,雖然性能得到提升,但是卻存在成本高、靈活性低的缺點(diǎn)。本文因此提出了基于專用密碼算法加速指令集的嵌入式協(xié)處理器方案。該方案在處理密碼算法時(shí),同時(shí)具備了通用處理器適應(yīng)性強(qiáng)和專用加速單元性能優(yōu)越的優(yōu)點(diǎn)。在仿真平臺(tái)和FPGA平臺(tái)對(duì)常用密碼算法進(jìn)行驗(yàn)證,實(shí)驗(yàn)表明,處理性能提高了大約3倍,具有比較良好的加速效果。 伴隨著密碼系統(tǒng)的快速發(fā)展,針對(duì)各種加密芯片的攻擊方式也是層出不窮,所以在設(shè)計(jì)安全協(xié)處理器的過(guò)程中,不僅要關(guān)注性能的提升,更要注意對(duì)各種攻擊方式的防范。本文針對(duì)近來(lái)比較流行的差分功耗分析,提出了兩種在時(shí)間軸上擾亂程序運(yùn)行時(shí)產(chǎn)生的功耗軌跡的方案。一種是基于隨機(jī)延時(shí)插入,另一種則是基于隨機(jī)指令插入。通過(guò)搭建仿真平臺(tái)對(duì)兩種方案進(jìn)行了驗(yàn)證,均取得了比較滿意的效。而與傳統(tǒng)的抗差分功耗分析的方案比較,本文提出的方案實(shí)現(xiàn)簡(jiǎn)單,硬件架構(gòu)也不復(fù)雜,具有重大的實(shí)用價(jià)值。
【關(guān)鍵詞】：安全 協(xié)處理器 專用指令集 差分功耗分析 隨機(jī)延時(shí)插入 隨機(jī)指令插入
【學(xué)位授予單位】：浙江大學(xué)
【學(xué)位級(jí)別】：碩士
【學(xué)位授予年份】：2014
【分類號(hào)】：TP332;TP309
【目錄】：

• 致謝5-6
• 摘要6-7
• Abstract7-10
• 圖目錄10-11
• 表目錄11-12
• 第1章 緒論12-18
• 1.1 背景與意義12-13
• 1.2 國(guó)內(nèi)外研究現(xiàn)狀13-15
• 1.3 密碼學(xué)概論15-16
• 1.4 論文的研究?jī)?nèi)容和組織結(jié)構(gòu)16-18
• 第2章 安全協(xié)處理器體系結(jié)構(gòu)設(shè)計(jì)18-33
• 2.1 處理器體系結(jié)構(gòu)概述18-21
• 2.1.1 指令集系統(tǒng)18-20
• 2.1.2 流水線技術(shù)20-21
• 2.2 安全協(xié)處理器的研究基礎(chǔ)21-23
• 2.3 密碼加速專用指令集設(shè)計(jì)23-28
• 2.3.1 專用指令集簡(jiǎn)介24-26
• 2.3.2 編程模型改進(jìn)26-28
• 2.4 安全協(xié)處理器硬件實(shí)現(xiàn)28-29
• 2.5 安全協(xié)處理器加密效果實(shí)驗(yàn)與分析29-32
• 2.5.1 仿真平臺(tái)驗(yàn)證30-31
• 2.5.2 FPGA平臺(tái)驗(yàn)證31-32
• 2.6 本章小結(jié)32-33
• 第3章 抗DPA處理器硬件架構(gòu)設(shè)計(jì)33-54
• 3.1 差分功耗分析的物理基礎(chǔ)和方法33-37
• 3.1.1 差分功耗分析的物理基礎(chǔ)33-34
• 3.1.2 差分功耗分析的原理及步驟34-37
• 3.2 抗差分功耗分析的研究現(xiàn)狀37-39
• 3.2.1 算法層面的抗DPA攻擊37-38
• 3.2.2 電路層面的抗DPA分析38-39
• 3.3 差分功耗分析仿真實(shí)驗(yàn)平臺(tái)39-46
• 3.3.1 差分功耗分析仿真實(shí)驗(yàn)平臺(tái)架構(gòu)39-40
• 3.3.2 差分功耗分析實(shí)驗(yàn)過(guò)程40-43
• 3.3.3 DES加密算法簡(jiǎn)介43-46
• 3.4 抗DPA的安全協(xié)處理器硬件結(jié)構(gòu)設(shè)計(jì)46-49
• 3.4.1 基于隨機(jī)延時(shí)插入的抗DPA硬件結(jié)構(gòu)設(shè)計(jì)46-47
• 3.4.2 基于隨機(jī)指令插入的抗DPA硬件結(jié)構(gòu)設(shè)計(jì)47-49
• 3.5 實(shí)驗(yàn)與分析49-53
• 3.6 本章小結(jié)53-54
• 第4章 結(jié)束語(yǔ)54-56
• 4.1 論文研究工作總結(jié)54-55
• 4.2 今后的工作展望55-56
• 參考文獻(xiàn)56-59
• 作者簡(jiǎn)介59-60
• 作者攻讀碩士學(xué)位期間發(fā)表的論文60

【參考文獻(xiàn)】

中國(guó)期刊全文數(shù)據(jù)庫(kù) 前8條

1 韓軍,曾曉洋,湯庭鰲;DES密碼電路的抗差分功耗分析設(shè)計(jì)[J];半導(dǎo)體學(xué)報(bào);2005年08期

2 樂(lè)大珩;張民選;李少青;孫巖;谷曉忱;;一種新型的抗DPA攻擊可配置邏輯結(jié)構(gòu)[J];電子學(xué)報(bào);2011年02期

3 樂(lè)大珩;齊樹(shù)波;李少青;張民選;;一種基于寄存器翻轉(zhuǎn)時(shí)刻隨機(jī)化的抗DPA攻擊技術(shù)[J];計(jì)算機(jī)研究與發(fā)展;2012年03期

4 仲海梅;紀(jì)斌;;安全處理器的研究[J];計(jì)算機(jī)與信息技術(shù);2007年05期

5 章競(jìng)競(jìng);李仁發(fā);李浪;曾慶光;;DES差分功耗分析研究及仿真實(shí)現(xiàn)[J];計(jì)算機(jī)工程與應(yīng)用;2010年33期

6 蔣惠萍,毛志剛;一種抗差分功耗攻擊的改進(jìn)DES算法及其硬件實(shí)現(xiàn)[J];計(jì)算機(jī)學(xué)報(bào);2004年03期

7 褚杰;丁國(guó)良;鄧高明;趙強(qiáng);;DES差分功耗分析攻擊設(shè)計(jì)與實(shí)現(xiàn)[J];小型微型計(jì)算機(jī)系統(tǒng);2007年11期

8 鄭新建;張翌維;沈緒榜;;SPA和DPA攻擊與防御技術(shù)新進(jìn)展[J];小型微型計(jì)算機(jī)系統(tǒng);2009年04期

  本文關(guān)鍵詞：嵌入式安全協(xié)處理器設(shè)計(jì)，由筆耕文化傳播整理發(fā)布。

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本文編號(hào)：367932