本文關(guān)鍵詞：基于DDR的大容量高速存儲裝置研究，，由筆耕文化傳播整理發(fā)布。

【摘要】：在信息爆炸時(shí)代,如何實(shí)現(xiàn)數(shù)據(jù)高速大容量存儲逐漸成為一個(gè)亟待解決的問題。通過對DDR存儲器研究并借鑒SATA替代ATA這種并行通信改進(jìn)為串行通信的方法,本研究提出SDDR存儲器的方案設(shè)計(jì),然后基于SDDR存儲器將系統(tǒng)進(jìn)一步擴(kuò)展為SDDR存儲陣列。采用文件系統(tǒng)方式對存儲陣列的數(shù)據(jù)管理,在擴(kuò)大容量的同時(shí)實(shí)現(xiàn)數(shù)據(jù)在傳輸速度和存取效率上的雙提高。 針對設(shè)計(jì)方案,本研究實(shí)現(xiàn)了硬件電路板的設(shè)計(jì)并通過代碼調(diào)試驗(yàn)證。 具體如下： 1.定義SDDR存儲系統(tǒng)數(shù)據(jù)傳輸?shù)膸袷�。闡述SDDR存儲器的設(shè)計(jì)方案。用VHDL語言描述主機(jī)接口、主機(jī)端和存儲器的統(tǒng)一節(jié)點(diǎn)接口、只寫總線和轉(zhuǎn)換單元等模塊的設(shè)計(jì)。通過程序調(diào)試仿真以及對系統(tǒng)進(jìn)行了性能分析。 2.介紹SDDR存儲陣列的構(gòu)建過程。在SDDR存儲器的基礎(chǔ)上,通過改進(jìn)主機(jī)接口和拆分整合主機(jī)數(shù)據(jù)等來完善SDDR存儲陣列的功能,用VHDL語言描述模塊設(shè)計(jì)并通過調(diào)試仿真并對系統(tǒng)進(jìn)行了性能分析。 3.硬件電路設(shè)計(jì)焊接調(diào)試和對系統(tǒng)板級驗(yàn)證。根據(jù)系統(tǒng)實(shí)現(xiàn)的功能,得出整個(gè)硬件平臺的設(shè)計(jì)方案,并介紹了選取合適芯片的方法,然后根據(jù)FPGA芯片的外圍接口特點(diǎn)設(shè)計(jì)DDR存儲器模塊、電源模塊、以太網(wǎng)模塊和串口模塊等電路原理圖。對PCB布局布線,系統(tǒng)采用12層的PCB結(jié)構(gòu)。對焊接調(diào)試過程出現(xiàn)的問題以及應(yīng)對修改方法等注意事項(xiàng),也作了較詳細(xì)的介紹。通過整個(gè)硬件電路調(diào)試驗(yàn)證了SDDR存儲陣列設(shè)計(jì)的正確性。 4.文件系統(tǒng)訪問SDDR存儲陣列方案設(shè)計(jì)。對SDDR存儲陣列內(nèi)存進(jìn)行管理,介紹存儲陣列的文件系統(tǒng)結(jié)構(gòu),講述文件格式化、存儲和讀取的設(shè)計(jì)過程。 SDDR存儲陣列是一種新型存儲系統(tǒng),利用統(tǒng)一節(jié)點(diǎn)接口和只寫總線搭建架構(gòu),并且在FPGA上建立合理的文件系統(tǒng)管理存取數(shù)據(jù)。系統(tǒng)通過提高只寫總線的傳輸速度、在只寫總線上掛載多個(gè)存儲器和構(gòu)成陣列形式實(shí)現(xiàn)數(shù)據(jù)存取速率的提高和存儲容量的擴(kuò)大。目前,SDDR存儲陣列的方案在自己設(shè)計(jì)的電路板上已得到驗(yàn)證,串行時(shí)鐘達(dá)到450MHz,內(nèi)存空間為8路DDR存儲器空間即256MB。系統(tǒng)抗干擾性能強(qiáng),數(shù)據(jù)傳輸可靠,是存儲領(lǐng)域的一種創(chuàng)新。
【關(guān)鍵詞】：大容量 高速 DDR FPGA 文件系統(tǒng)
【學(xué)位授予單位】：太原理工大學(xué)
【學(xué)位級別】：碩士
【學(xué)位授予年份】：2014
【分類號】：TP333
【目錄】：

• 摘要3-5
• ABSTRACT5-11
• 第一章 緒論11-19
• 1.1 研究背景及意義11-12
• 1.2 DDR SDRAM12-14
• 1.3 以太網(wǎng)幀格式14-15
• 1.4 開發(fā)平臺介紹15-16
• 1.5 論文完成主要工作及章節(jié)安排16-17
• 1.6 本章小結(jié)17-19
• 第二章 SDDR存儲器的設(shè)計(jì)與實(shí)現(xiàn)19-35
• 2.1 SDDR存儲器幀結(jié)構(gòu)19-20
• 2.2 SDDR存儲系統(tǒng)方案架構(gòu)20-21
• 2.3 各功能模塊的設(shè)計(jì)及實(shí)現(xiàn)21-33
• 2.3.1 主機(jī)接口21-22
• 2.3.2 主機(jī)端統(tǒng)一節(jié)點(diǎn)接口UNI22-25
• 2.3.3 存儲器端統(tǒng)一節(jié)點(diǎn)接口UNI25-30
• 2.3.4 只寫總線BoW30-31
• 2.3.5 DDR存儲器構(gòu)件31
• 2.3.6 時(shí)鐘設(shè)計(jì)模塊31-33
• 2.4 仿真驗(yàn)證及分析33-34
• 2.5 本章小結(jié)34-35
• 第三章 SDDR存儲陣列的設(shè)計(jì)與實(shí)現(xiàn)35-41
• 3.1 構(gòu)建存儲陣列35-37
• 3.2 主要功能模塊的設(shè)計(jì)37-39
• 3.2.1 陣列主機(jī)接口37-39
• 3.2.2 SDDR存儲器及串行總線39
• 3.3 仿真驗(yàn)證及分析39-40
• 3.4 本章小結(jié)40-41
• 第四章 SDDR存儲陣列的數(shù)據(jù)管理41-51
• 4.1 FAT文件系統(tǒng)和Ext文件系統(tǒng)41-42
• 4.2 SDDR存儲陣列文件系統(tǒng)方案架構(gòu)42-44
• 4.3 主要功能模塊設(shè)計(jì)44-46
• 4.3.1 譯址控制模塊44-45
• 4.3.2 建立文件系統(tǒng)拓?fù)浣Y(jié)構(gòu)模塊45-46
• 4.4 文件系統(tǒng)的設(shè)計(jì)46-49
• 4.4.1 格式化文件46
• 4.4.2 存儲文件46-48
• 4.4.3 讀取文件48-49
• 4.5 本章小結(jié)49-51
• 第五章 硬件設(shè)計(jì)調(diào)試及板級驗(yàn)證51-69
• 5.1 方案論述51-52
• 5.2 硬件電路的設(shè)計(jì)52-59
• 5.2.1 FPGA模塊52-54
• 5.2.2 復(fù)位和電源模塊54-56
• 5.2.3 JTAG模塊56
• 5.2.4 串口模塊56-57
• 5.2.5 DDR存儲器模塊57-58
• 5.2.6 網(wǎng)絡(luò)傳輸模塊58-59
• 5.3 硬件電路的調(diào)試59-64
• 5.3.1 復(fù)位和電源模塊59-60
• 5.3.2 JTAG模塊60
• 5.3.3 串口模塊60-61
• 5.3.4 DDR存儲器模塊61-63
• 5.3.5 網(wǎng)絡(luò)傳輸模塊63-64
• 5.4 板級驗(yàn)證64-68
• 5.5 本章小結(jié)68-69
• 第六章 總結(jié)與展望69-71
• 6.1 總結(jié)69
• 6.2 展望69-71
• 參考文獻(xiàn)71-75
• 致謝75-77
• 攻讀學(xué)位期間發(fā)表的學(xué)術(shù)論文及成果77-79
• 附錄79-81

【參考文獻(xiàn)】

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  本文關(guān)鍵詞：基于DDR的大容量高速存儲裝置研究，由筆耕文化傳播整理發(fā)布。

本文編號：364853