本文關(guān)鍵詞：小型高速采集存儲(chǔ)測(cè)試系統(tǒng)的研究，由筆耕文化傳播整理發(fā)布。

【摘要】：數(shù)據(jù)采集存儲(chǔ)系統(tǒng)是儀器儀表裝置中不可缺少的組成部分，隨著信息技術(shù)的快速發(fā)展，對(duì)數(shù)據(jù)采集存儲(chǔ)系統(tǒng)的處理速度和采樣精度的要求也越來(lái)越高。本文提出了一種針對(duì)在線高頻動(dòng)態(tài)編碼信號(hào)進(jìn)行測(cè)試的小型高速采集存儲(chǔ)系統(tǒng)的實(shí)現(xiàn)方法。 根據(jù)動(dòng)態(tài)編碼信號(hào)的特征，分析了信號(hào)所需的處理環(huán)節(jié)和采樣需求，結(jié)合測(cè)試環(huán)境實(shí)際情況，選擇高速AD轉(zhuǎn)換器、高性能FPGA和合適的SRAM等器件，采用抗干擾與電磁兼容性技術(shù)、信號(hào)完整性分析技術(shù)、乒乓存儲(chǔ)技術(shù)等來(lái)構(gòu)建高速采集存儲(chǔ)系統(tǒng)。在設(shè)計(jì)過(guò)程中，從芯片選型、信號(hào)傳輸方式、信號(hào)的存儲(chǔ)方法以及后期的多層印制電路板設(shè)計(jì)制作方面進(jìn)行研究分析，并對(duì)信號(hào)傳輸過(guò)程中可能影響信號(hào)完整性和精準(zhǔn)性的干擾提出了對(duì)應(yīng)的預(yù)防措施，對(duì)硬件PCB中的部分關(guān)鍵網(wǎng)絡(luò)進(jìn)行仿真，制定了最優(yōu)的器件的布局和布線約束，并通過(guò)實(shí)驗(yàn)驗(yàn)證了所設(shè)計(jì)的采樣存儲(chǔ)系統(tǒng)可達(dá)到精準(zhǔn)測(cè)量、無(wú)數(shù)據(jù)丟失。 系統(tǒng)硬件主要由信號(hào)衰減模塊、信號(hào)差分化模塊、A/D轉(zhuǎn)換模塊、電源模塊、FPGA控制模塊、SRAM存儲(chǔ)模塊、時(shí)鐘模塊、USB讀數(shù)模塊、電平轉(zhuǎn)換模塊等構(gòu)成。 在系統(tǒng)時(shí)序邏輯的設(shè)計(jì)上，合理利用了FPGA的資源，例如PLL鎖相環(huán)、LPM_buris三態(tài)緩存器、計(jì)數(shù)器、LVDS接口等。為A/D轉(zhuǎn)換器提供了精確的差分時(shí)鐘信號(hào)。準(zhǔn)確的接收A/D轉(zhuǎn)換器輸出的數(shù)字信號(hào)并且把信號(hào)合理分配到SRAM的存儲(chǔ)空間中。 最后對(duì)試驗(yàn)結(jié)果進(jìn)行分析，通過(guò)分部調(diào)試找到造成結(jié)果不理想的原因，提出測(cè)試系統(tǒng)改進(jìn)的方法。
【關(guān)鍵詞】：FPGA 高速AD LVDS信號(hào) SRAM 信號(hào)衰減
【學(xué)位授予單位】：中北大學(xué)
【學(xué)位級(jí)別】：碩士
【學(xué)位授予年份】：2015
【分類號(hào)】：TP333
【目錄】：

• 摘要4-5
• Abstract5-10
• 1.緒論10-14
• 1.1 課題研究背景及意義10-11
• 1.2 國(guó)內(nèi)外現(xiàn)狀及發(fā)展趨勢(shì)11-13
• 1.3 主要研究的內(nèi)容及組織結(jié)構(gòu)13-14
• 2.理論研究及總體方案設(shè)計(jì)14-24
• 2.1 數(shù)據(jù)采集技術(shù)概述14
• 2.2 信號(hào)采集理論14-17
• 2.2.1 采樣定理15
• 2.2.2 采樣方式15-16
• 2.2.3 量化與編碼16-17
• 2.3 高速信號(hào)采集的抗干擾技術(shù)17-20
• 2.3.1 抗干擾原則17-19
• 2.3.2 硬件抗干擾技術(shù)19-20
• 2.4 系統(tǒng)主要技術(shù)指標(biāo)20-21
• 2.5 總體方案設(shè)計(jì)21-23
• 2.6 本章小結(jié)23-24
• 3.硬件電路設(shè)計(jì)24-48
• 3.1 待測(cè)信號(hào)分析24
• 3.2 信號(hào)衰減24-27
• 3.2.1 示波器探頭的頻率特性25-27
• 3.2.2 系統(tǒng)衰減器的選擇27
• 3.3 信號(hào)的差分化27-31
• 3.4 高速 ADC 模塊31-36
• 3.4.1 AD9484 的性能特點(diǎn)31
• 3.4.2 SPI 配置 ADC31-32
• 3.4.3 AD9484 輸入時(shí)鐘32-33
• 3.4.4 LVDS 數(shù)字信號(hào)輸出33-34
• 3.4.5 AD9484 工作過(guò)程34-36
• 3.5 FPGA 及其配置方式36-42
• 3.5.1 FPGA 的主要特性37-38
• 3.5.2 配置方式的選擇38-41
• 3.5.3 LVDS 端口41-42
• 3.6 存儲(chǔ)模塊42-47
• 3.6.1 存儲(chǔ)器的選擇42-43
• 3.6.2 SRAM 的工作原理43-47
• 3.7 電源模塊47
• 3.8 本章小結(jié)47-48
• 4.信號(hào)及電源完整性分析與設(shè)計(jì)48-57
• 4.1 在 PCB 中對(duì)差分對(duì)的仿真與處理48-55
• 4.1.1 仿真設(shè)置48-53
• 4.1.2 差分線的仿真53-54
• 4.1.3 差分線的布線54-55
• 4.2 電源的處理55-56
• 4.3 本章小節(jié)56-57
• 5. FPGA 邏輯設(shè)計(jì)57-64
• 5.1 FPGA 開(kāi)發(fā)流程57-58
• 5.2 功能描述58-59
• 5.3 各個(gè)子模塊的實(shí)現(xiàn)59-63
• 5.3.1 PLL 鎖相環(huán)模塊59-61
• 5.3.2 LVDS 差分信號(hào)處理模塊61
• 5.3.3 SRAM 讀寫模塊61-63
• 5.4 本章小結(jié)63-64
• 6.系統(tǒng)性能測(cè)試與驗(yàn)證64-68
• 6.1 系統(tǒng)操作測(cè)試流程64-65
• 6.2 試驗(yàn)數(shù)據(jù)分析65-67
• 6.3 本章小結(jié)67-68
• 7.總結(jié)與展望68-70
• 7.1 總結(jié)68
• 7.2 展望68-70
• 參考文獻(xiàn)70-73
• 攻讀碩士學(xué)位期間發(fā)表的論文及參與的科研工作73-74
• 致謝74-75

【參考文獻(xiàn)】

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本文編號(hào)：362052