處理器核是嵌入式系統(tǒng)與SoC系統(tǒng)的心臟。本文設(shè)計(jì)了一類基于RISC架構(gòu)的嵌入式處理器核,并對其進(jìn)行了各項(xiàng)指標(biāo)優(yōu)化。其指令集與Microchip公司PIC16系列相兼容,具有電路規(guī)模小,功耗較低的優(yōu)勢。生成的嵌入式處理器IP能夠廣泛應(yīng)用于工業(yè)控制、儀表儀器、汽車電子等領(lǐng)域。本項(xiàng)目遵循了集成電路與集成系統(tǒng)經(jīng)典的自上而下的設(shè)計(jì)流程,從系統(tǒng)劃分、代碼編寫、RTL仿真、FPGA原型驗(yàn)證、到最后電路、版圖實(shí)現(xiàn),都對設(shè)計(jì)做了最大的優(yōu)化,涉及電路的低功耗設(shè)計(jì),鎖存器級(jí)設(shè)計(jì)等。本文首先介紹了處理器的發(fā)展背景與趨勢。然后對設(shè)計(jì)框架進(jìn)行了詳細(xì)的劃分,并對時(shí)鐘系統(tǒng)、流水線進(jìn)行精密的設(shè)計(jì),對重要模塊實(shí)現(xiàn)做了較詳盡的描述與仿真驗(yàn)證。最后,通過物理綜合,布局布線,對電路規(guī)模與功耗進(jìn)行了評估,實(shí)現(xiàn)了本設(shè)計(jì)的固核與硬核。得益于項(xiàng)目團(tuán)隊(duì)對系統(tǒng)架構(gòu)的深刻分析,對功能模塊的靈活設(shè)計(jì)、電路詳細(xì)有效的描述等方面的優(yōu)勢,本設(shè)計(jì)運(yùn)用FPGA驗(yàn)證與ASIC實(shí)現(xiàn)相結(jié)合的設(shè)計(jì)方法,在系統(tǒng)性能與電路規(guī)模和功耗之間做到了科學(xué)有效的平衡,在成本和性能之間取得了良好的結(jié)合點(diǎn)。本設(shè)計(jì)為微處理器設(shè)計(jì)研究奠定了一定的基礎(chǔ),并且在低功耗設(shè)計(jì),鎖存器級(jí)設(shè)計(jì)... 

【文章來源】：電子科技大學(xué)四川省211工程院校985工程院校教育部直屬院校

【文章頁數(shù)】：81 頁

【學(xué)位級(jí)別】：碩士

【部分圖文】：

集成電路設(shè)計(jì)TOP-DOWN設(shè)計(jì)流程

者利用經(jīng)過驗(yàn)證的邏輯單元或模塊。接下來是電路級(jí)的設(shè)計(jì)，路圖，最后自動(dòng)布局布線工具將電路網(wǎng)表轉(zhuǎn)換成可生產(chǎn)的版圖的芯片[3]。這種模塊化的設(shè)計(jì)方法是一種設(shè)計(jì)思想，是自頂而工協(xié)作設(shè)計(jì)思路的集中體現(xiàn)。研究意義，隨著我國集成電路產(chǎn)業(yè)的迅速發(fā)展，集成電路產(chǎn)值年平均年%左右。在我國工業(yè)系統(tǒng)和設(shè)備中，存在著大量以處理器為核心統(tǒng)，其中很大部分都依賴于進(jìn)口，使得許多系統(tǒng)的維護(hù)與更新變，對我國的國防，工業(yè)都產(chǎn)生很大的制約影響。因此研制能夠入式核對于改善核心部件強(qiáng)烈依賴進(jìn)口的情況有很大的幫助，心的電子系統(tǒng)的集成提供了物質(zhì)基礎(chǔ)，對于系統(tǒng)保密性的提高持自主發(fā)展，增強(qiáng)技術(shù)創(chuàng)新和產(chǎn)業(yè)核心競爭力，掌握集成電路有自主產(chǎn)權(quán)產(chǎn)品的比重是我們的歷史性任務(wù)。

增加狀態(tài)機(jī)復(fù)雜度。性能的提高往往并不是嵌入式處理器的絕對目標(biāo)，因此本設(shè)計(jì)采用了重疊的準(zhǔn)流水方式執(zhí)行指令[8]。所謂重疊方式就是指前一條指令的執(zhí)行完成之前，就開始下一條指令的解釋執(zhí)行，兩條指令在事件上互相重疊。這種重疊準(zhǔn)流水的執(zhí)行方式不但簡化了控制電路的設(shè)計(jì)難度，提高了處理器的執(zhí)行效率，而且保證了 IP的功耗與芯片面積。系統(tǒng)執(zhí)行執(zhí)行指令的過程，包括指令預(yù)�。↖R），指令讀取（IF），指令譯碼（ID），運(yùn)算執(zhí)行（EX），數(shù)據(jù)回寫（WB）五個(gè)連續(xù)步驟，每一個(gè)步驟都由特定的硬件來負(fù)責(zé)，指令基本順序執(zhí)行（跳轉(zhuǎn)指令除外），這種順序執(zhí)行的特點(diǎn)使得基本流水成為可能。如圖 2-3 所示，本設(shè)計(jì)采用單時(shí)鐘 4 節(jié)拍二級(jí)流水的架構(gòu)，在執(zhí)行第 n 條指令的同時(shí)，PC+1 取指。第 n 條指令執(zhí)行完畢之時(shí)，第 n+1 條指令預(yù)取指已經(jīng)完成。對于跳轉(zhuǎn)指令、分支指令或者中斷情況，預(yù)取的指令不是預(yù)期的要執(zhí)行指令，因此需要丟棄提前預(yù)取的指令，代而執(zhí)行一條空(NOP)指令。也可以說這類指令的執(zhí)行需要兩個(gè)指令周期。

【參考文獻(xiàn)】：
期刊論文
[1]微控制器中ALU與移位邏輯的設(shè)計(jì)與改進(jìn)[J]. 黃海林,錢剛,張盛兵.  計(jì)算機(jī)工程與科學(xué). 2004(01)
[2]嵌入式RISC處理器技術(shù)的發(fā)展現(xiàn)狀[J]. 岳云.  今日電子. 2002(08)



本文編號(hào)：3614269