靜態(tài)隨機存儲器（SRAM）是一類非常重要的存儲器,廣泛用于高性能微處器及片上芯片系統（SoC）中。論文基于高性能SRAM的需求,采用65nm工藝技術設計了一個容量為16Kb,雙端口的高穩(wěn)定性、高速及低功耗的8管SRAM。論文首先通過采用VTC蝴蝶曲線、字線電壓、位線電壓及N曲線電流四種方法,分析傳統6管與8管存儲單元的靜態(tài)噪聲容限,研究了自適應讀寫電壓、負位線電壓,動態(tài)字線電壓及多閾值單元等相關穩(wěn)定性加強技術。實驗結果表明65nm工藝下8管結構比6管結構具有更高的穩(wěn)定性,并且對于未來的工藝,8管存儲單元具在面積與漏電流功耗方面也具有能優(yōu)勢。為了提高SRAM的讀寫速度和降低SRAM的功耗消耗,論文研究了動態(tài)譯碼電路與層次式位線的分體策略。針對傳統動態(tài)譯碼電路可靠性差的問題,論文提出了三種改善方法,分別是拆分法、補償法及延遲法,在保持高速的同時還具有更高的可靠性與更低的字線錯誤產生率。層次式位線的分體策略不僅提高了SRAM的讀寫速度,而且減小了SRAM的功耗消耗。65nm最壞環(huán)境下,采用層次式位線的8管SRAM最大延時為471ps,功耗為3.5mW,而6管SRAM的最大延時卻是690ps,... 

【文章來源】：國防科技大學湖南省 211工程院校 985工程院校

【文章頁數】：95 頁

【學位級別】：碩士

【部分圖文】：

SRAM面積與容量的變化

國防科學技術大學研究生院工程碩士學位論文的脈寬必須足夠窄以限制存儲單元發(fā)生讀破壞的時間。同時，夠寬，至少要能保證在讀操作時，字線開啟這段時間，敏感放最小電壓差，而且在寫操作時能確保數據能夠有足夠的時間正的電壓則在字線開啟前已經被下拉了 100~300mV，這樣在讀操壓的降低，存儲單元中的傳輸 N 管源漏兩端的電壓差變小，相的強度，有力的保證了存儲單元在讀操作時不會發(fā)生讀破壞情 Thin-cell 版圖存儲單元的版圖，你不僅要保證它的功能正確，而且還要使其高，并能有效的減小互連線之間的寄生效應提高性能，最重要整性，使其便于制造，增加 SRAM 的成品率。

圖 2.14 ITRS 預測的電源電壓降低趨勢圖[60]存儲單元而言，由于其讀、寫分開的結構，雖然電源那樣受到那么多的限制，而且電源電壓的降低還有利的寫操作限制了它的電源電壓不能等到比例縮小。因聲容限，但存儲結點被寫入的高電平總是一定要大于則寫操作時不能將存儲數據翻轉，無法將數據寫入。電流功耗起的靜態(tài)功耗問題一直都是研究者關注的重要話題，減小，導致漏電流劇增，使靜態(tài)功耗開始超越動態(tài)功現代高性能片上芯片(Systems on Chip，SoC)中，超過耗的[33]。耗是閑置電路唯一的功耗來源，如果大量的晶體管處的漏電流功耗會占據整個芯片的功耗。尤其是對于手說，它們特別依賴于電池，而晶體管又長時間處于閑

【參考文獻】：
期刊論文
[1]用SOI技術提高CMOSSRAM的抗單粒子翻轉能力[J]. 趙凱,高見頭,楊波,李寧,于芳,劉忠立,肖志強,洪根深.  信息與電子工程. 2010(01)

博士論文
[1]高性能DSP關鍵電路及EDA技術研究[D]. 李振濤.國防科學技術大學 2007

碩士論文
[1]抗輻照4K×32bit SRAM的研究與設計[D]. 胡明浩.電子科技大學 2010



本文編號：3584184