片上系統(tǒng)（SoC）技術(shù)的快速發(fā)展對(duì)包括數(shù)字信號(hào)處理器（DSP）在內(nèi)的各種VLSI測試帶來了挑戰(zhàn)。內(nèi)建自測試（BIST）技術(shù)已成為解決VLSI測試難題和降低測試成本的重要手段。基于累加器的BIST因復(fù)用VLSI中的部分加法器作為VLSI的測試生成器、測試響應(yīng)壓縮器,能夠減少硬件開銷且性能好,近幾年正成為VLSI測試領(lǐng)域的研究熱點(diǎn)之一。本論文基于累加器,對(duì)DSP數(shù)據(jù)通路的BIST技術(shù)進(jìn)行了創(chuàng)新性和探索性研究,主要包括以下五方面內(nèi)容。1.提出并詳細(xì)探討了BIST環(huán)境中DSP數(shù)據(jù)通路的一種基于掃描通路法的可測性設(shè)計(jì)方案:利用三態(tài)門,實(shí)現(xiàn)DSP數(shù)據(jù)通路測試狀態(tài)與工作狀態(tài)的轉(zhuǎn)換,在測試狀態(tài)下將數(shù)據(jù)通路中的部分寄存器轉(zhuǎn)化成掃描鏈,并切斷數(shù)據(jù)通路中的反饋回路。該方案通用性強(qiáng)、可測性好、額外硬件開銷小且不會(huì)降低原VLSI性能。2.研究了基于累加器的BIST環(huán)境中DSP數(shù)據(jù)通路的測試生成。證明了n位加/減法器的2n位測試矢量（TP）可由兩個(gè)n位累加器產(chǎn)生的矢量合成。針對(duì)DSP數(shù)據(jù)通路中加/減法器的具體情況,通過優(yōu)化TP最低位子空間,探索出了基于累加器的一種測試生成優(yōu)化方法。仿真實(shí)驗(yàn)表明,優(yōu)化TP能完全覆蓋... 

【文章來源】：電子科技大學(xué)四川省 211工程院校 985工程院校 教育部直屬院校

【文章頁數(shù)】：139 頁

【學(xué)位級(jí)別】：博士

【部分圖文】：

華16時(shí)基2的DIF一FFT算法設(shè)Zm=N，長度為N的FFT算法包括m階碟形網(wǎng)絡(luò)【96]

偽)乘法單元(MU)圖2一 2ASU、MU電路結(jié)構(gòu)這里，把同時(shí)完成式(2一3)一(2一6)操作運(yùn)算的功能模塊稱為加減法單元 (AdditionandSubtr以沮。nU苗t，ASU)，把同時(shí)完成式(2一7)、(2一8)操作運(yùn)算的功能模塊稱為乘法單元 (MultiPlicationUnit，MtJ)，其硬件實(shí)現(xiàn)原理及表示符號(hào)分別如圖2一2(a)、(b)所示。考慮到公式(2一2)，即可得到DIF一FPT的直接硬件實(shí)現(xiàn)形式，也就是說，等式(2一2)中的每一個(gè)運(yùn)算操作對(duì)應(yīng)一個(gè)實(shí)際的電路功能模塊

從圖2一3可以看到m階DIF一FFT處理器數(shù)據(jù)通路的結(jié)構(gòu)規(guī)則性:除了網(wǎng)絡(luò)不包括Zm一，個(gè)MU外，其余各階均由2，個(gè)寄存器單元、2，一，個(gè)組成。由圖2一2知，每個(gè)ASU電路模塊包括2個(gè)加法器和2個(gè)減法模塊包括4個(gè)乘法器、4個(gè)寄存器、1個(gè)加法器和1個(gè)減法器。大量為基于掃描通路的可測性設(shè)計(jì)奠定了基礎(chǔ)。借助于三態(tài)門，實(shí)現(xiàn)測試模式的切換，在測試模式下，復(fù)用原電路中的部分寄存器構(gòu)成掃描提高其可控性，掃描方式為逐時(shí)鐘掃描。這種復(fù)用有效地減小了測試銷、降低了測試成本。據(jù)此對(duì)如圖2一3所示的DIF一FFT處理器的數(shù)據(jù)構(gòu)可測性設(shè)計(jì)，得到如圖2一4所示的數(shù)據(jù)通路結(jié)構(gòu)。圖中tl、赴、t3是塊ASU、MU的測試使能信號(hào)，高電平時(shí)測試有效。由于各種FFT處理器的數(shù)據(jù)通路均具有如加法器、減法器、寄存器和同的基本組成模塊以及電路結(jié)構(gòu)的規(guī)則性，所以上述可測性設(shè)計(jì)對(duì)于現(xiàn)、尺寸大小的FFT處理器的數(shù)據(jù)通路都行之有效，具有很好的通用。

【參考文獻(xiàn)】：
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