隨著微處理器技術(shù)的不斷發(fā)展,傳統(tǒng)的依靠提高主頻和開發(fā)指令級并行來提高微處理器性能的方法已經(jīng)不再可行,取而代之的是開發(fā)線程級并行的方法。目前多核多線程體系結(jié)構(gòu)已經(jīng)成為微處理器設(shè)計的主流,單芯片的并行度迅速提高,并行程序設(shè)計已經(jīng)成為發(fā)揮微處理器性能的關(guān)鍵。然而,并行編程模型和并發(fā)控制模型的發(fā)展沒有跟上微處理器高并行度的發(fā)展,并行程序設(shè)計依然是一項極具挑戰(zhàn)性的工作。在這樣的背景下,事務(wù)存儲技術(shù)的提出為并行編程模型和并發(fā)控制模型的發(fā)展帶來了新的機(jī)遇。事務(wù)存儲技術(shù)借用數(shù)據(jù)庫領(lǐng)域中“事務(wù)”的概念,將線程對共享資源的訪問封裝在事務(wù)之中,由事務(wù)存儲系統(tǒng)確保事務(wù)執(zhí)行的原子性和隔離性�；谑聞�(wù)的并行編程模型及并發(fā)控制模型具有無死鎖、可組合、簡單易用等優(yōu)點,大大降低了并行程序設(shè)計的難度。因此,事務(wù)存儲技術(shù)近年來受到學(xué)術(shù)界的廣泛關(guān)注,已經(jīng)成為并行計算領(lǐng)域的研究熱點。本文以事務(wù)存儲系統(tǒng)為研究對象,重點研究如何支持事務(wù)的充分并行以及影響事務(wù)并行的主要因素。本文的研究從以下四個方面展開:首先,本文將可能的事務(wù)并行模式劃分為三個等級:線程間事務(wù)并行、線程內(nèi)事務(wù)并行和嵌套事務(wù)并行。針對每個等級的事務(wù)并行模式,本文使用形... 

【文章來源】：國防科技大學(xué)湖南省 211工程院校 985工程院校

【文章頁數(shù)】：132 頁

【學(xué)位級別】：博士

【文章目錄】：
摘要
ABSTRACT
第一章 緒論
    1.1 研究背景
        1.1.1 單芯片處理器的并行度不斷提高
        1.1.2 并行度的提高需要新型并行編程模型
        1.1.3 并行度的提高需要新型并發(fā)控制模型
    1.2 相關(guān)研究工作
        1.2.1 事務(wù)存儲技術(shù)的提出
        1.2.2 事務(wù)的語義
        1.2.3 事務(wù)存儲系統(tǒng)的實現(xiàn)
        1.2.4 事務(wù)存儲系統(tǒng)的性能評估
        1.2.5 事務(wù)存儲系統(tǒng)性能分析模型
    1.3 研究內(nèi)容
        1.3.1 事務(wù)并行與沖突處理
        1.3.2 基于沖突圖的事務(wù)存儲系統(tǒng)設(shè)計
        1.3.3 基于事務(wù)存儲技術(shù)的程序并行化研究
        1.3.4 基于馬爾科夫鏈的硬件事務(wù)存儲系統(tǒng)分析模型研究
    1.4 本文的創(chuàng)新點
    1.5 論文結(jié)構(gòu)
第二章 事務(wù)并行與沖突處理
    2.1 事務(wù)的并行級別
    2.2 線程間事務(wù)并行
        2.2.1 基礎(chǔ)定義
        2.2.2 順序可序列化
        2.2.3 強(qiáng)原子性
    2.3 線程內(nèi)事務(wù)并行
        2.3.1 順序可序列化
        2.3.2 強(qiáng)原子性
    2.4 嵌套事務(wù)并行
        2.4.1 順序可序列化
        2.4.2 強(qiáng)原子性
    2.5 小結(jié)
第三章 基于沖突圖的事務(wù)存儲系統(tǒng)設(shè)計
    3.1 CGTM 系統(tǒng)概述
    3.2 基于沖突圖的并發(fā)控制協(xié)議
        3.2.1 線程元數(shù)據(jù)
        3.2.2 虛擬事務(wù)Cache
        3.2.3 線程的初始化
        3.2.4 沖突檢測
        3.2.5 提交確認(rèn)（Validation）
        3.2.6 事務(wù)的提交與中止
        3.2.7 實現(xiàn)強(qiáng)原子性
    3.3 CGTM 的硬件支持
        3.3.1 寄存器組
        3.3.2 指令集擴(kuò)展
        3.3.3 Cache 和目錄
    3.4 硬件支持的并發(fā)控制協(xié)議
        3.4.1 硬件支持的含序沖突圖維護(hù)
        3.4.2 事務(wù)的提交/ 中止的詳細(xì)過程
        3.4.3 狀態(tài)轉(zhuǎn)換表
    3.5 CGTM 的操作系統(tǒng)支持
        3.5.1 線程的調(diào)度
        3.5.2 事務(wù)相關(guān)的中斷/ 異常處理
        3.5.3 虛存管理
    3.6 實驗評測
        3.6.1 模擬環(huán)境
        3.6.2 性能對比分析
        3.6.3 執(zhí)行時間的構(gòu)成分析
        3.6.4 對網(wǎng)絡(luò)延遲的敏感性分析
    3.7 小結(jié)
第四章 基于事務(wù)存儲技術(shù)的并行應(yīng)用研究
    4.1 實驗配置
        4.1.1 軟硬件環(huán)境
        4.1.2 應(yīng)用程序選擇
        4.1.3 基本并行化策略
    4.2 并行化實時視頻人臉識別
        4.2.1 算法簡介
        4.2.2 并行化
        4.2.3 性能評測
    4.3 并行化最大網(wǎng)絡(luò)流算法
        4.3.1 算法簡介
        4.3.2 并行化
        4.3.3 性能評測
    4.4 并行化Adaboost 機(jī)器學(xué)習(xí)
        4.4.1 算法簡介
        4.4.2 并行化Adaboost 算法
        4.4.3 性能測評
        4.4.4 改變并發(fā)度
        4.4.5 改變數(shù)據(jù)規(guī)模
    4.5 小結(jié)
第五章 基于馬爾科夫鏈的硬件事務(wù)存儲系統(tǒng)性能分析
    5.1 模型建立
        5.1.1 假設(shè)與基礎(chǔ)
        5.1.2 硬件事務(wù)存儲系統(tǒng)的描述
    5.2 模型求解
        5.2.1 若干統(tǒng)計量的表達(dá)式
        5.2.2 pi 與qi 的求解
        5.2.3 EE 型硬件事務(wù)存儲系統(tǒng)
        5.2.4 EL、LL 型硬件事務(wù)存儲系統(tǒng)
        5.2.5 主要性能評價指標(biāo)的求解
    5.3 模型驗證與分析
        5.3.1 寫操作概率對性能的影響
        5.3.2 沖突檢測粒度對性能的影響
        5.3.3 系統(tǒng)的可擴(kuò)展性分析
    5.4 小結(jié)
第六章 結(jié)束語
    6.1 工作總結(jié)
    6.2 研究展望
致謝
參考文獻(xiàn)
作者在學(xué)期間取得的學(xué)術(shù)成果


【參考文獻(xiàn)】：
期刊論文
[1]HybridTCache:一種基于專用事務(wù)Cache的軟硬件協(xié)同事務(wù)內(nèi)存系統(tǒng)[J]. 王紹剛,吳丹,龐征斌,楊曉東.  計算機(jī)學(xué)報. 2008(11)

博士論文
[1]基于分離設(shè)計方法的硬件事務(wù)內(nèi)存系統(tǒng)研究[D]. 王紹剛.國防科學(xué)技術(shù)大學(xué) 2009



本文編號：3532478