發(fā)布時(shí)間：2021-11-23 05:15

　　多級電平（MLC）NAND閃存因其存儲密度高、讀取速度快、成本低、性價(jià)比高,已取代機(jī)械硬盤,廣泛應(yīng)用于各類消費(fèi)類電子產(chǎn)品中,并逐步部署到企業(yè)數(shù)據(jù)中心。但隨著多級單元儲存技術(shù)和制程工藝尺寸不斷縮小,高密度存儲單元閾值電壓將會受到更加嚴(yán)重的噪聲干擾,從而極大地降低數(shù)據(jù)存儲的可靠性。為了進(jìn)一步提升閃存的壽命和數(shù)據(jù)存儲的可靠性,固態(tài)數(shù)據(jù)存儲控制器已采用先進(jìn)的信號檢測算法和基于軟判決譯碼的低密度奇偶校驗(yàn)碼（LDPC）。但由于在多級電平閃存信道中,閾值電壓檢測的準(zhǔn)確度直接依賴于讀參考電壓,這使得參考電壓的估計(jì)對提升數(shù)據(jù)存儲的可靠性顯得尤為重要。此外,信道閾值電壓檢測方面存在時(shí)延問題,也需要深入研究。本文結(jié)合多級電平NAND閃存信道下閾值電壓分布特性,研究動態(tài)閾值電壓高效檢測算法。搭建了信道檢測和LDPC碼差錯(cuò)控制仿真環(huán)境,分析閾值電壓檢測算法的性能。最后對時(shí)延問題給出進(jìn)一步的研究。具體研究內(nèi)容和創(chuàng)新點(diǎn)歸納如下:（1）深入研究NAND閃存結(jié)構(gòu)特性,編程擦除機(jī)制及各種噪聲,通過搭建多級閃存信道模型,分析閃存噪聲對閾值電壓的影響。（2）研究LDPC碼的基本原理及各種譯碼算法,然后把LDPC碼應(yīng)用到NAN... 

【文章來源】：廣東工業(yè)大學(xué)廣東省

【文章頁數(shù)】：75 頁

【學(xué)位級別】：碩士

【文章目錄】：
摘要
Abstract
第一章 緒論
    1.1 課題研究背景和意義
    1.2 閃存技術(shù)研究現(xiàn)狀
    1.3 研究內(nèi)容和創(chuàng)新點(diǎn)
    1.4 論文結(jié)構(gòu)安排
第二章 NAND閃存信道模型
    2.1 NAND閃存介紹
        2.1.1 NAND閃存結(jié)構(gòu)
        2.1.2 MLC技術(shù)
        2.1.3 NAND閃存讀寫操作
    2.2 NAND閃存信道建模
        2.2.1 編程和擦除
        2.2.2 單元間干擾
        2.2.3 隨機(jī)電報(bào)噪聲
        2.2.4 持久性噪聲
    2.3 NAND閃存信道仿真
    2.4 本章小結(jié)
第三章 LDPC碼及譯碼算法
    3.1 LDPC碼描述和Tanner圖
    3.2 LDPC譯碼算法
        3.2.1 置信傳播譯碼算法
        3.2.2 最小和譯碼算法
        3.2.3 大數(shù)邏輯譯碼算法
    3.3 NAND閃存糾錯(cuò)技術(shù)
        3.3.1 LLR計(jì)算
        3.3.2 可靠性分析
    3.4 本章小結(jié)
第四章 高密度NAND閃存閾值電壓檢測算法研究
    4.1 閾值電壓檢測技術(shù)
        4.1.1 閾值電壓檢測技術(shù)介紹
        4.1.2 讀電壓優(yōu)化方案
    4.2 基于單元分布狀態(tài)的閾值電壓檢測方案
        4.2.1 CSD-TVD方案設(shè)計(jì)
        4.2.2 仿真結(jié)果與分析
    4.3 本章小結(jié)
第五章 低時(shí)延閾值電壓檢測技術(shù)研究
    5.1 重讀機(jī)制
    5.2 低時(shí)延檢測技術(shù)
    5.3 基于噪聲特性的低時(shí)延LL-CSD-TVD方案
    5.4 基于重疊區(qū)錯(cuò)誤比特分布特性的改進(jìn)ROR方案
    5.5 本章小結(jié)
總結(jié)與展望
    總結(jié)
    展望
參考文獻(xiàn)
攻讀學(xué)位期間發(fā)表論文
致謝



本文編號：3513202