針對低電壓下靜態(tài)隨機存儲器（SRAM）出現(xiàn)的讀寫性能損失的問題,設計了一種應用于低功耗SRAM的兩步控制（DSC）的字線電壓輔助電路技術,可以同時實現(xiàn)讀和寫輔助的功能,降低SRAM的最小工作電壓從而降低功耗。寫輔助通過字線開啟前段的字線過驅（WLOD）實現(xiàn),提高寫數據速度和寫閾值（WM）;讀輔助通過字線開啟后段的字線欠驅（WLUD）實現(xiàn),降低靜態(tài)噪聲,提高穩(wěn)定性。通過在28 nm互補金屬氧化物半導體（CMOS）工藝下,對256 Kbit SRAM進行前仿和后仿仿真驗證,結果表明相比于傳統(tǒng)結構,應用DSC字線電壓技術的SRAM的最小工作電壓降低100 mV,寫時間減小10%,靜態(tài)功耗降低30%,版圖面積增大4%。 

【文章來源】：北京航空航天大學學報. 2020,46(08)北大核心EICSCD

【文章頁數】：7 頁

【部分圖文】：

傳統(tǒng)6T存儲單元結構

針對這種情況,本文設計并采用DSC技術,結合WLUD和WLOD技術。圖2所示為DSC字線電壓技術原理示意圖。其中,過驅電壓(VDDOD)由SRAM外部的低壓差線性穩(wěn)壓器(LDO)來提供,對于多個SRAM器件組成的大規(guī)模SRAM陣列,所有SRAM共享一個LDO,因此,額外的LDO器件并不會引入過多的面積損失。而欠驅電壓(VDDUD)則由SRAM內部產生。當字線打開時,使能信號EN有效,延時時間控制模塊(DTC)經過過驅時間TOD延遲后將欠驅使能信號UD拉低使欠驅電壓選通,同時在下拉MOS管柵極產生一個脈沖信號DC使字線驅動信號WLD的電壓VWLD下降至欠驅電壓。在本方案中,過驅時間TOD占全部字線開啟時間TWL的比例影響著SRAM的讀寫速度和穩(wěn)定性。理論上,增大該比例會使全選單元的讀寫速度加快,然而,半選單元的讀穩(wěn)定性也會隨比例的增大而降低;而減小該比例則有可能造成全選單元的寫失效。因此,確定最優(yōu)的比例是十分重要的。本方案的TOD由DTC控制,其結構如圖3所示。從圖中可以看出,該模塊由一個6T結構的存儲單元和一個上拉PMOS管M7構成,6T結構的兩條位線分別接在高電平和低電平上。使用這樣的結構便可以模擬全選單元寫入數據的時間,動態(tài)地控制TOD占字線開啟時間TWL的比例,從而在保證數據在過驅狀態(tài)成功寫入全選單元的同時,將半選單元的穩(wěn)定性損失降至最低。

由于TOD占字線開啟時間TWL的比例小,極大地降低了存儲單元內部節(jié)點狀態(tài)受噪聲影響而改變的可能性,從而提高SRAM存儲單元的穩(wěn)定性;而相比于Song等[10]的DTWL技術,位線剛打開時的過驅電壓不會造成寫速度的損失,數據在字線打開時就可以正常寫入。圖5所示為使用DSC字線電壓技術的SRAM結構。圖中:m和n分別為存儲單元陣列的行數和列數。相比于傳統(tǒng)結構,使用字線電壓控制技術的SRAM只需要在行譯碼器處增加字線電壓驅動模塊,由外部LDO提供過驅電壓,SRAM內部電壓源提供欠驅電壓,同時通過SRAM邏輯模塊控制字線電壓驅動模塊的功能。該結構并未改變存儲單元的結構,且僅僅在行譯碼器處增加字線電壓控制模塊,因此不會引入過多的面積損失。


本文編號：3480089