新興的應(yīng)用如多媒體應(yīng)用和海量數(shù)據(jù)存儲(chǔ)應(yīng)用等的發(fā)展促進(jìn)了帶寬需求的持續(xù)增長(zhǎng),現(xiàn)在CPU的頻率可高達(dá)3GHz,而CPU前端總線的頻率也將近1GHz,因而使得I/O接口成為了高性能系統(tǒng)如圖形系統(tǒng)和存儲(chǔ)系統(tǒng)的一個(gè)瓶頸。I/O接口的帶寬可以通過提高頻率或數(shù)據(jù)寬度來達(dá)到,并行接口由于其自身的限制如碼間干擾、信號(hào)偏移、串音干擾和直流偏置等而難以實(shí)施。而高速的串行接口則采用了嵌入式時(shí)鐘、點(diǎn)對(duì)點(diǎn)連接、低壓差分信號(hào)模式和數(shù)據(jù)編碼等技術(shù),可獲得上千兆的傳輸頻率和更遠(yuǎn)的傳輸距離。從而成為了國(guó)際上新的互連接口發(fā)展方向,根據(jù)不同的系統(tǒng)連接,計(jì)算機(jī)界也提出了不同的高速串行接口標(biāo)準(zhǔn)與之相適應(yīng)。如SATA,PCI-Express。高速的接口集成電路在串行連接系統(tǒng)中起著重要作用。在高速串行接口集成電路的設(shè)計(jì)中,由于其高達(dá)千兆的傳輸頻率,芯片中的一些設(shè)計(jì)如時(shí)鐘生成和數(shù)據(jù)恢復(fù)電路大多采用模擬電路方式實(shí)現(xiàn)。然而同數(shù)字電路相比,模擬電路在噪聲影響、面積、功耗、工藝敏感度和可測(cè)性方面都存在較大的劣勢(shì)。此外在一個(gè)數(shù)字集成電路系統(tǒng)中設(shè)計(jì)模擬單元電路還存在數(shù)模混合工藝問題、模擬集成電路設(shè)計(jì)知識(shí)和混合仿真的問題等等。數(shù)字電路較之模擬電路的... 

【文章來源】：中國(guó)科學(xué)院大學(xué)(中國(guó)科學(xué)院計(jì)算技術(shù)研究所)北京市

【文章頁數(shù)】：109 頁

【學(xué)位級(jí)別】：博士

【文章目錄】：
聲明
論文版權(quán)使用授權(quán)書
摘要
Abstract
引言
    1 對(duì)更大帶寬的需求
    2 并行接口的限制
    3 高速串行接口
    4 高速串行接口系統(tǒng)設(shè)計(jì)
    5 本文的貢獻(xiàn)
    6 論文的組織
第一章 從并行接口到串行接口
    1.1 串行與并行
    1.2 接口的歷史
    1.3 并行的限制
    1.4 串行通訊的基本概念
        1.4.1 編碼方式
        1.4.2 連接方式
        1.4.3 傳輸介質(zhì)
        1.4.4 物理接口
第二章 高速的串行接口
    2.1 高速串行接口技術(shù)
    2.2 各種高速串行接口標(biāo)準(zhǔn)協(xié)議
        2.2.1 USB2.0 接口
        2.2.2 IEEE 1394 接口
        2.2.3 SATA 接口
        2.2.4 PCI-Express 接口
        2.2.5 InfiniBand 接口
        2.2.6 RapidIO 接口
第三章 高速串行接口系統(tǒng)設(shè)計(jì)
    3.1 集成電路的結(jié)構(gòu)化設(shè)計(jì)方法
        3.1.1 硬件描述語言HDL
        3.1.2 基于標(biāo)準(zhǔn)單元的ASIC 設(shè)計(jì)
    3.2 高速串行接口協(xié)議的分層思想
    3.3 高速串行接口芯片的結(jié)構(gòu)設(shè)計(jì)
        3.3.1 系統(tǒng)結(jié)構(gòu)模型
        3.3.2 模塊間接口信號(hào)定義
        3.3.3 應(yīng)用層協(xié)議的實(shí)現(xiàn)
        3.3.4 應(yīng)用接口邏輯
        3.3.5 串行接口邏輯
            3.3.5.1 傳輸層邏輯
            3.3.5.2 數(shù)據(jù)鏈路層邏輯
第四章 物理層電路
    4.1 物理層電路的基本組成
    4.2 鎖相環(huán)電路的基本原理與組成
    4.3 模擬電路實(shí)現(xiàn)與數(shù)字電路實(shí)現(xiàn)的分析比較
        4.3.1 噪聲影響
        4.3.2 面積和功耗
        4.3.3 工藝敏感性
        4.3.4 可測(cè)性和系統(tǒng)調(diào)試
        4.3.5 精度
        4.3.6 結(jié)構(gòu)設(shè)計(jì)和算法
        4.3.7 冒險(xiǎn)競(jìng)爭(zhēng)
        4.3.8 亞穩(wěn)態(tài)
第五章 高速串行發(fā)送時(shí)鐘生成電路實(shí)現(xiàn)
    5.1 研究現(xiàn)狀
    5.2 全數(shù)字鎖相環(huán)電路實(shí)現(xiàn)
        5.2.1 數(shù)控振蕩電路
        5.2.2 相位檢測(cè)電路
        5.2.3 環(huán)路濾波電路
    5.3 模擬結(jié)果
    5.4 穩(wěn)定性分析
    5.5 設(shè)計(jì)總結(jié)
第六章 系統(tǒng)時(shí)鐘生成電路實(shí)現(xiàn)
    6.1 研究現(xiàn)狀
    6.2 基于標(biāo)準(zhǔn)單元的數(shù)字實(shí)現(xiàn)
        6.2.1 固定倍頻的系統(tǒng)時(shí)鐘生成電路
        6.2.2 任意倍數(shù)時(shí)鐘生成電路
    6.3 設(shè)計(jì)分析
    6.4 設(shè)計(jì)總結(jié)
第七章 高速串行時(shí)鐘數(shù)據(jù)恢復(fù)方法的研究與實(shí)現(xiàn)
    7.1 研究現(xiàn)狀
    7.2 兩種新的時(shí)鐘數(shù)據(jù)恢復(fù)方法
    7.3 “信號(hào)邊沿補(bǔ)齊”時(shí)鐘恢復(fù)電路
        7.3.1 算法描述
        7.3.2 電路結(jié)構(gòu)描述
        7.3.3 仿真結(jié)果
        7.3.4 設(shè)計(jì)分析與比較
    7.4 “串行信號(hào)采樣自身”數(shù)據(jù)恢復(fù)電路
        7.4.1 算法描述
        7.4.2 電路描述
        7.4.3 仿真結(jié)果
        7.4.4 設(shè)計(jì)分析與比較
        7.4.5 原型驗(yàn)證
    7.5 設(shè)計(jì)總結(jié)
總結(jié)
參考文獻(xiàn)
致謝
作者簡(jiǎn)介


【參考文獻(xiàn)】：
博士論文
[1]高速鏈路模擬前端若干關(guān)鍵問題的研究[D]. 林映嫣.華中科技大學(xué) 2011

碩士論文
[1]高速ADC的輸入輸出接口電路設(shè)計(jì)[D]. 趙鵬程.合肥工業(yè)大學(xué) 2017
[2]基于PXIe總線的高速固態(tài)存儲(chǔ)卡研制[D]. 李元亨.哈爾濱工業(yè)大學(xué) 2016
[3]雙通道遙測(cè)數(shù)據(jù)存儲(chǔ)測(cè)試系統(tǒng)的設(shè)計(jì)[D]. 邸麗霞.中北大學(xué) 2014
[4]基于FPGA與MCU的多串口通信接口設(shè)計(jì)與實(shí)現(xiàn)[D]. 劉先博.南京理工大學(xué) 2014
[5]基于SATA接口固態(tài)硬盤的存儲(chǔ)系統(tǒng)的研究與實(shí)現(xiàn)[D]. 王童.西安電子科技大學(xué) 2014
[6]SATAⅡ主機(jī)控制器IP核設(shè)計(jì)及FPGA實(shí)現(xiàn)[D]. 朱佳齊.中國(guó)工程物理研究院 2013
[7]基于FPGA的串行總線的研究與實(shí)現(xiàn)[D]. 陸健.南京航空航天大學(xué) 2013
[8]高速數(shù)傳基帶板及串行接口的設(shè)計(jì)[D]. 楊浩東.西安電子科技大學(xué) 2013
[9]高速串行數(shù)據(jù)傳輸機(jī)制及其交換技術(shù)研究[D]. 謝麗斌.西安電子科技大學(xué) 2012
[10]寬帶綜合數(shù)據(jù)光同步網(wǎng)吉比特收發(fā)器的研究[D]. 章琪.沈陽理工大學(xué) 2012



本文編號(hào)：3459921