隨著移動互聯(lián)網(wǎng)的蓬勃發(fā)展,面對海量用戶數(shù)據(jù),如何對其進行有效存儲成為一個亟待解決的問題。壓縮存儲技術(shù)借助高效的壓縮算法對用戶數(shù)據(jù)進行壓縮后存儲,極大減小了數(shù)據(jù)存儲空間。但壓縮率高算法往往壓縮速率很低,因此需要借助硬件平臺,如FPGA（Field Programmable Gate Array）對其加速。壓縮率高的算法為了維持高壓縮率需要存儲較多的歷史信息,而FPGA片上資源有限,因此只能使用訪問效率較低而容量大的外部存儲器,為提高壓縮系統(tǒng)運行效率,綜合計算機系統(tǒng)中Cache（高速存儲器）的設(shè)計經(jīng)驗,設(shè)計實現(xiàn)一種基于FPGA的硬件緩存系統(tǒng)來提高數(shù)據(jù)壓縮系統(tǒng)的性能。論文分析了現(xiàn)有緩存技術(shù)的發(fā)展和實現(xiàn)原理,并針對FPGA硬件加速平臺,對緩存框架和結(jié)構(gòu)進行擴展和改進,設(shè)計了緩存系統(tǒng)映射表和數(shù)據(jù)表,將控制信息和數(shù)據(jù)信息分開存儲,加快地址命中與否的判斷過程,并實現(xiàn)了易于硬件實現(xiàn)的數(shù)據(jù)替換算法。在緩存系統(tǒng)內(nèi)部模塊間利用流水線技術(shù)進行加速,通過引入預(yù)處理技術(shù),提前計算訪存地址,使地址不間斷送給外部DDR（Double Data Rate）存儲器,保持DDR始終處于滿負(fù)荷工作狀態(tài)。并依據(jù)不同硬件環(huán)境設(shè)計... 

【文章來源】：西安電子科技大學(xué)陜西省 211工程院校 教育部直屬院校

【文章頁數(shù)】：66 頁

【學(xué)位級別】：碩士

【文章目錄】：
摘要
ABSTRACT
縮略語對照表
第一章 緒論
    1.1 課題研究背景及意義
    1.2 國內(nèi)外研究及現(xiàn)狀
    1.3 本文工作及組織結(jié)構(gòu)
第二章 Cache設(shè)計原理與實現(xiàn)
    2.1 Cache介紹
    2.2 Cache組織方式
        2.2.1 全相聯(lián)映射方式
        2.2.2 直接映射方式
        2.2.3 組相聯(lián)映射方式
    2.3 Cache替換策略
        2.3.1 隨機替換算法
        2.3.2 先入先出算法
        2.3.3 最近最少使用算法
    2.4 Cache的讀寫
        2.4.1 Cache讀機制
        2.4.2 Cache寫回策略
    2.5 Cache性能參數(shù)
    2.6 本章小結(jié)
第三章 緩存系統(tǒng)硬件設(shè)計實現(xiàn)
    3.1 FPGA簡介
        3.1.1 FPGA工作原理
        3.1.2 Xilinx存儲器接口介紹
    3.2 LPAQ硬件壓縮系統(tǒng)介紹
        3.2.1 LPAQ硬件實現(xiàn)介紹
    3.3 緩存系統(tǒng)框架
        3.3.1 緩存系統(tǒng)接口設(shè)計
    3.4 緩存系統(tǒng)映射表和數(shù)據(jù)表實現(xiàn)
    3.5 緩存系統(tǒng)數(shù)據(jù)查詢方式
    3.6 緩存系統(tǒng)內(nèi)部設(shè)計方案
        3.6.1 全局控制模塊
        3.6.2 數(shù)據(jù)緩沖模塊
        3.6.3 地址解析模塊
        3.6.4 MIG控制模塊
        3.6.5 數(shù)據(jù)解析模塊
        3.6.6 數(shù)據(jù)回寫模塊
        3.6.7 替換算法
    3.7 緩存系統(tǒng)內(nèi)部流水線的實現(xiàn)
        3.7.1 DDR訪問延遲
        3.7.2 預(yù)處理技術(shù)實現(xiàn)
        3.7.3 流水線技術(shù)實現(xiàn)
    3.8 緩存系統(tǒng)單路和多路實現(xiàn)方案
        3.8.1 緩存系統(tǒng)單路實現(xiàn)方案
        3.8.2 緩存系統(tǒng)多路實現(xiàn)方案
    3.9 本章小結(jié)
第四章 優(yōu)化策略
    4.1 緩存系統(tǒng)輸入地址分析
    4.2 緩存系統(tǒng)空間大小分析
    4.3 可動態(tài)適配控制器接口
        4.3.1 QDR
        4.3.2 SRAM
    4.4 本章小結(jié)
第五章 緩存系統(tǒng)性能評估及測試
    5.1 系統(tǒng)測試平臺介紹
        5.1.1 基本測試工具介紹
        5.1.2 系統(tǒng)輸入輸出組織
    5.2 功能仿真測試
    5.3 Kintex-7開發(fā)板測試
    5.4 測試數(shù)據(jù)分析與結(jié)論
        5.4.1 系統(tǒng)功能測試分析
        5.4.2 系統(tǒng)性能測試分析
    5.5 本章小結(jié)
第六章 結(jié)論和展望
    6.1 研究結(jié)論
    6.2 研究展望
參考文獻
致謝
作者簡介


【參考文獻】：
期刊論文
[1]流水線處理器中Cache模塊的設(shè)計[J]. 李紅橋,肖建青,張洵穎,龔龍慶.  科學(xué)技術(shù)與工程. 2010(32)
[2]單芯片多處理器中Cache一致性的分析[J]. 湯偉,黃永燦.  安陽師范學(xué)院學(xué)報. 2009(02)

碩士論文
[1]嵌入式系統(tǒng)中低功耗Cache的重構(gòu)技術(shù)研究[D]. 李冬妮.湖南大學(xué) 2012



本文編號：3418728