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基于Nios Ⅱ的FPGA-CPU調(diào)試技術(shù)研究

發(fā)布時(shí)間:2021-09-22 11:08
  本文研究了基于NiosⅡ的FPGA-CPU調(diào)試技術(shù)。論文研究了NiosⅡ嵌入式軟核處理器的特性;實(shí)現(xiàn)了以NiosⅡ嵌入式處理器為核心的FPGA-CPU調(diào)試系統(tǒng)的軟、硬件設(shè)計(jì);對(duì)兩種不同類型的FPGA-CPU進(jìn)行了實(shí)際調(diào)試,對(duì)實(shí)驗(yàn)數(shù)據(jù)進(jìn)行了分析。在硬件方面,為了控制和檢測(cè)FPGA-CPU,設(shè)計(jì)并實(shí)現(xiàn)了FPGA-CPU的控制電路、FPGA-CPU的內(nèi)部通用寄存器組掃描電路、存儲(chǔ)器電路等;完成了各種外圍設(shè)備接口的設(shè)計(jì);實(shí)現(xiàn)了調(diào)試系統(tǒng)的整體設(shè)計(jì)。在軟件方面,設(shè)計(jì)了調(diào)試監(jiān)控軟件,完成了對(duì)FPGA-CPU運(yùn)行的控制和信號(hào)狀態(tài)的監(jiān)測(cè)。這些信號(hào)包括地址和數(shù)據(jù)總線以及各種寄存器的數(shù)據(jù)等;實(shí)現(xiàn)了多種模式下的FPGA-CPU調(diào)試支持單時(shí)鐘調(diào)試、單步調(diào)試和軟件斷點(diǎn)多種調(diào)試模式。此外,設(shè)計(jì)了專用的編譯軟件,實(shí)現(xiàn)了基于不同指令系統(tǒng)的偽匯編程序編譯,提高了調(diào)試效率。本文在實(shí)現(xiàn)了FPGA-CPU調(diào)試系統(tǒng)基礎(chǔ)上,對(duì)兩種指令系統(tǒng)不同、結(jié)構(gòu)迥異的FPGA-CPU進(jìn)行實(shí)際調(diào)試。調(diào)試結(jié)果表明,這種基于IP核的可復(fù)用設(shè)計(jì)技術(shù),能夠在一個(gè)FPGA芯片內(nèi)實(shí)現(xiàn)調(diào)試系統(tǒng)和FPGA-CPU的無(wú)縫連接,能夠有效地調(diào)試FPGA-CPU。 

【文章來(lái)源】:北京交通大學(xué)北京市 211工程院校 教育部直屬院校

【文章頁(yè)數(shù)】:91 頁(yè)

【學(xué)位級(jí)別】:碩士

【部分圖文】:

基于Nios Ⅱ的FPGA-CPU調(diào)試技術(shù)研究


基于N10511的CPU調(diào)試系統(tǒng)結(jié)構(gòu)

傳輸模型,讀寫(xiě),Avalon總線,嵌入式處理器


硬件設(shè)公2硬件架構(gòu).2.1Avalon總線Niosn嵌入式處理器的系統(tǒng)總線為Avalon總線。Avalon總線是一種協(xié)議單的片內(nèi)總線,Nios嵌入式處理器通過(guò)Avalon總線與外界進(jìn)行數(shù)據(jù)交換。Av總線接口分為Master和Slaver兩類。Slave是一個(gè)從控接口,而Maste:是一接口。Slave和Maste:主要的區(qū)別是對(duì)Avalon總線控制權(quán)的把握,Master接有Avalon總線的控制權(quán),而slave接口是被動(dòng)的。Avalon總線從模式的讀寫(xiě)傳輸模型如圖3所示。

調(diào)試系統(tǒng),接口模塊,雙端口存儲(chǔ)器


寄存器組掃描接口。依據(jù)功能和數(shù)據(jù)相關(guān)性,我們將這些接口劃分為三個(gè)GA一CPU運(yùn)行控制和掃描模塊、雙端口存儲(chǔ)器讀寫(xiě)控制模塊和通用寄存器模塊。結(jié)合CPU調(diào)試系統(tǒng)的設(shè)計(jì)需求、實(shí)現(xiàn)的功能和Nios的硬件特性,將接口分類:(l)可配置的接口模塊IP核。如:定時(shí)器、JTAG片內(nèi)設(shè)備(oc工)、外器接口、LED與按鍵的PIO接口等;(2)用戶自己設(shè)計(jì)和定義的接口模塊核:FPGA一CPU運(yùn)行控制和掃描模塊口存儲(chǔ)器讀寫(xiě)控制模塊和通用寄存器組掃描模塊。如圖4所示,F(xiàn)PGA一CPU運(yùn)行控制和掃描模塊、雙端口存儲(chǔ)器讀寫(xiě)控制模用寄存器組掃描模塊,這三個(gè)自定義的接口模塊是Niosn處理器與FPGA雙端口存儲(chǔ)器之間的橋梁。作為Avalon從設(shè)備,這三個(gè)自定義的接口模塊alon總線接受Nios處理器的控制并進(jìn)行數(shù)據(jù)通信。并且,將接收到的數(shù)據(jù)部邏輯處理后產(chǎn)生相應(yīng)的控制信號(hào)輸出到FPGA一CPU和雙端口存儲(chǔ)器。Ni理器通過(guò)這三個(gè)接口模塊讀取FPGA一CPU和雙端口存儲(chǔ)器的相關(guān)數(shù)據(jù)。


本文編號(hào):3403659

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