本文研究了基于NiosⅡ的FPGA-CPU調(diào)試技術(shù)。論文研究了NiosⅡ嵌入式軟核處理器的特性；實現(xiàn)了以NiosⅡ嵌入式處理器為核心的FPGA-CPU調(diào)試系統(tǒng)的軟、硬件設(shè)計；對兩種不同類型的FPGA-CPU進行了實際調(diào)試，對實驗數(shù)據(jù)進行了分析。在硬件方面，為了控制和檢測FPGA-CPU，設(shè)計并實現(xiàn)了FPGA-CPU的控制電路、FPGA-CPU的內(nèi)部通用寄存器組掃描電路、存儲器電路等；完成了各種外圍設(shè)備接口的設(shè)計；實現(xiàn)了調(diào)試系統(tǒng)的整體設(shè)計。在軟件方面，設(shè)計了調(diào)試監(jiān)控軟件，完成了對FPGA-CPU運行的控制和信號狀態(tài)的監(jiān)測。這些信號包括地址和數(shù)據(jù)總線以及各種寄存器的數(shù)據(jù)等；實現(xiàn)了多種模式下的FPGA-CPU調(diào)試支持單時鐘調(diào)試、單步調(diào)試和軟件斷點多種調(diào)試模式。此外，設(shè)計了專用的編譯軟件，實現(xiàn)了基于不同指令系統(tǒng)的偽匯編程序編譯，提高了調(diào)試效率。本文在實現(xiàn)了FPGA-CPU調(diào)試系統(tǒng)基礎(chǔ)上，對兩種指令系統(tǒng)不同、結(jié)構(gòu)迥異的FPGA-CPU進行實際調(diào)試。調(diào)試結(jié)果表明，這種基于IP核的可復(fù)用設(shè)計技術(shù)，能夠在一個FPGA芯片內(nèi)實現(xiàn)調(diào)試系統(tǒng)和FPGA-CPU的無縫連接，能夠有效地調(diào)試FPGA-CPU。 

【文章來源】：北京交通大學(xué)北京市 211工程院校 教育部直屬院校

【文章頁數(shù)】：91 頁

【學(xué)位級別】：碩士

【部分圖文】：

基于N10511的CPU調(diào)試系統(tǒng)結(jié)構(gòu)

硬件設(shè)公2硬件架構(gòu).2.1Avalon總線Niosn嵌入式處理器的系統(tǒng)總線為Avalon總線。Avalon總線是一種協(xié)議單的片內(nèi)總線，Nios嵌入式處理器通過Avalon總線與外界進行數(shù)據(jù)交換。Av總線接口分為Master和Slaver兩類。Slave是一個從控接口，而Maste:是一接口。Slave和Maste:主要的區(qū)別是對Avalon總線控制權(quán)的把握，Master接有Avalon總線的控制權(quán)，而slave接口是被動的。Avalon總線從模式的讀寫傳輸模型如圖3所示。

寄存器組掃描接口。依據(jù)功能和數(shù)據(jù)相關(guān)性，我們將這些接口劃分為三個GA一CPU運行控制和掃描模塊、雙端口存儲器讀寫控制模塊和通用寄存器模塊。結(jié)合CPU調(diào)試系統(tǒng)的設(shè)計需求、實現(xiàn)的功能和Nios的硬件特性，將接口分類:(l)可配置的接口模塊IP核。如:定時器、JTAG片內(nèi)設(shè)備(oc工)、外器接口、LED與按鍵的PIO接口等;(2)用戶自己設(shè)計和定義的接口模塊核:FPGA一CPU運行控制和掃描模塊口存儲器讀寫控制模塊和通用寄存器組掃描模塊。如圖4所示，F(xiàn)PGA一CPU運行控制和掃描模塊、雙端口存儲器讀寫控制模用寄存器組掃描模塊，這三個自定義的接口模塊是Niosn處理器與FPGA雙端口存儲器之間的橋梁。作為Avalon從設(shè)備，這三個自定義的接口模塊alon總線接受Nios處理器的控制并進行數(shù)據(jù)通信。并且，將接收到的數(shù)據(jù)部邏輯處理后產(chǎn)生相應(yīng)的控制信號輸出到FPGA一CPU和雙端口存儲器。Ni理器通過這三個接口模塊讀取FPGA一CPU和雙端口存儲器的相關(guān)數(shù)據(jù)。


本文編號：3403659