隨著科學技術(shù)的發(fā)展，人類對高性能并行計算的需求越來越廣，而并行處理的瓶頸在于處理單元之間通信模塊的設計。利用緊耦合結(jié)構(gòu)，能夠有效地解決制約這一瓶頸的因素。在這種結(jié)構(gòu)中，多端口共享存儲器作為核心構(gòu)成部分，其研究和設計就具有重要的意義。本文首先研究了傳統(tǒng)的多端口存儲器設計方法和實現(xiàn)方式，在這一基礎上，針對實際需求，提出一種多端口共享存儲器設計新方法，其核心是將傳統(tǒng)方法中的分塊和復制技術(shù)有機結(jié)合，同時該結(jié)構(gòu)還加入了快速讀出的緩存單元能夠?qū)崿F(xiàn)快速讀出上次寫入的數(shù)據(jù)。本文提出的多端口共享存儲器是一種局部寫入，全局讀出的存儲器結(jié)構(gòu)。這種結(jié)構(gòu)非常適合多個處理單元進行數(shù)據(jù)交換和共享，并且實驗表明，在一定范圍內(nèi)隨著存儲器深度的增加，硬件電路使用的資源基本不變。另外，這種結(jié)構(gòu)具有模塊化清晰，可擴展性強的特點，尤其適合在FPGA中使用塊存儲器實現(xiàn)。 

【文章來源】：西安電子科技大學陜西省 211工程院校 教育部直屬院校

【文章頁數(shù)】：66 頁

【學位級別】：碩士

【部分圖文】：

計算機的四種處理

圖 2.2 FPGA 的基本架構(gòu)圖連線資源 中有多種布線資源，包括局部布線資源、通用布線資源、I/O 布源和全局布線資源等，它們分別承擔了不同的任務。部布線資源線資源是指進出 CLB 信號的連線資源。局部布線資源主要包 到 GRM 之間的連接；CLB 的輸出到自身輸入的高速反饋連 CLB 間的直通快速連接，避免了通過 GRM 產(chǎn)生的延時[27]。用布線區(qū)線區(qū)由 GRM 及其連線構(gòu)成。GRM 是行線資源與列線資源互布線區(qū)是 FPGA 中主要的內(nèi)連資源。GRM 的規(guī)模同 FPGA

圖 3.5 Slice 結(jié)構(gòu)示意圖Slice 基本元件包括 2 個 6 輸入 LUT ：G 函數(shù)和 F 函數(shù)，2 個X、FFY，一般用做 D 觸發(fā)器)。另外，為了實現(xiàn)某些高性能進位邏輯(carry logic) 、算數(shù)邏輯門(arithmetic logic gatltiplexers)等元件。LUT 可實現(xiàn) RAM 和移位寄存器的功能。LUT 本身是一個 3 6 個輸入(G 函數(shù):G1~G6，F(xiàn) 函數(shù):F1~F6)其實是 RAM 的地址存儲單元進行配置可靈活配置成任意 1~6 輸入、任意組合邏RAM 或 ROM。LUT 既可配置成單口 RAM 也可配置成雙端GA 中使用這類資源實現(xiàn)的存儲器也稱作分布式存儲器(Distri(2) Block RAMXilinx FPGA 中 Block RAM 一般按 2 列、4 列或 6 列的規(guī)律置為單端口 RAM、雙端口 RAM、內(nèi)容地址存儲器(CAM)以構(gòu)。Virtex-5 LX85-3FF676 中單片塊 RAM 的容量可以達到

【參考文獻】：
期刊論文
[1]有效利用片上分塊存儲器[J]. 溫淑鴻,崔慧娟,唐昆.  清華大學學報(自然科學版). 2006(01)
[2]并行多 CPU 數(shù)控系統(tǒng)體系結(jié)構(gòu)[J]. 龔京忠,李國喜,付永紅,馬曉宇.  機械與電子. 1998(05)

碩士論文
[1]某大容量存儲器的設計與實現(xiàn)[D]. 李輝景.中北大學 2008
[2]基于雙端口RAM的數(shù)據(jù)Cache的研究與實現(xiàn)[D]. 鄒代紅.西北工業(yè)大學 2007
[3]與CPU松耦合的外圍電路設計模式研究[D]. 胡樂新.上海交通大學 2006
[4]大規(guī)模并行計算機的并行I/O系統(tǒng)設計[D]. 王巾盈.國防科學技術(shù)大學 2005



本文編號：3391423