針對可重構(gòu)陣列處理器訪存數(shù)據(jù)量大、數(shù)據(jù)并行性要求高且數(shù)據(jù)全局重用少、局部性明顯的特點,提出了一種分布式Cache結(jié)構(gòu)的簇內(nèi)局部優(yōu)先高效互連訪問結(jié)構(gòu),該結(jié)構(gòu)實現(xiàn)了簇內(nèi)4×4個PE對4×4個Cache的并行訪問,選用Xilinx公司的ZYNQ系列芯片XC7Z045 FFG900-2進(jìn)行FPGA綜合。在無沖突情況下,該互連結(jié)構(gòu)支持簇內(nèi)16個PE的同時讀/寫訪問,最高頻率可達(dá)221 MHz,訪存峰值帶寬為7.6 GB/s。在此結(jié)構(gòu)上實現(xiàn)了灰度共生矩陣提取紋理圖像特征算法,數(shù)據(jù)訪存帶寬達(dá)到478.125 MB/s,運行時間為0.24 ms。 

【文章來源】：計算機(jī)工程與科學(xué). 2020,42(04)北大核心CSCD

【文章頁數(shù)】：8 頁

【部分圖文】：

不同行訪問不同行

從PE角度看,該分布式Cache結(jié)構(gòu)中每個PE可以直接訪問片上所有區(qū)域Cache,是片上共享Cache結(jié)構(gòu);物理實現(xiàn)上,采用4×4個獨立的Cache塊,通過簇內(nèi)存儲結(jié)構(gòu)實現(xiàn)LA區(qū)域優(yōu)先訪問,RA區(qū)域次之的優(yōu)先策略,同時利用多個Cache塊的并行存儲技術(shù),實現(xiàn)簇內(nèi)4×4個PE的并行訪問。當(dāng)PE訪問Cache時,簇內(nèi)訪問結(jié)構(gòu)接受來自PE的請求,根據(jù)地址判斷是對LA區(qū)域Cache進(jìn)行訪問還是RA區(qū)域Cache進(jìn)行訪問,當(dāng)PE訪問LA區(qū)域Cache時,優(yōu)先級最高,當(dāng)PE訪問RA區(qū)域Cache時,需通過簇內(nèi)訪問結(jié)構(gòu)仲裁出正確的響應(yīng)順序完成對RA區(qū)域Cache的操作。一旦命中簇內(nèi)Cache,立即將數(shù)據(jù)返回給請求PE,若不命中,則需要通過輪詢仲裁器仲裁出一路信號通過虛通道路由器VCR0901與外存進(jìn)行通信。本文設(shè)計的簇內(nèi)訪問結(jié)構(gòu)LPAS用于處理全局重用少、局部性明顯的視頻圖像多媒體數(shù)據(jù)時,通過在簇內(nèi)配置數(shù)據(jù)訪問指令ST把PE最先訪問或經(jīng)常訪問的數(shù)據(jù)放在LA的Cache中或較近距離RA的Cache中,把PE最后訪問的數(shù)據(jù)或不常訪問的數(shù)據(jù)放在離PE較遠(yuǎn)位置RA的Cache中,這樣對于經(jīng)常訪問的數(shù)據(jù)可以節(jié)省訪問較遠(yuǎn)路徑所耗費的時間,同時,減少資源的消耗,提高訪存速度,提升并行訪問帶寬。同時,該設(shè)計硬件開銷小,并行訪問性高,可大大提高可重構(gòu)陣列處理器的訪存帶寬;在應(yīng)對大數(shù)據(jù)時代人工智能、計算機(jī)視覺等新興應(yīng)用所要求的高實時性、高并行性以及靈活性時表現(xiàn)出了較好的優(yōu)勢。

簇內(nèi)局部優(yōu)先訪問結(jié)構(gòu)

【參考文獻(xiàn)】：
期刊論文
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本文編號：3389358