物聯(lián)網(wǎng)中智能終端設(shè)備的數(shù)量不斷增加會(huì)導(dǎo)致網(wǎng)絡(luò)癱瘓以及反應(yīng)遲鈍,為解決上述問題,提出了具備智能感知和數(shù)據(jù)處理能力的智能終端核心芯片設(shè)計(jì)方案。該方案采用IP核復(fù)用的方法,以RISC-V開源處理器核為基礎(chǔ),并采用人工神經(jīng)網(wǎng)絡(luò)固有的并行性實(shí)現(xiàn)ANN硬件加速,并根據(jù)網(wǎng)絡(luò)規(guī)模的大小動(dòng)態(tài)調(diào)整PE單元,從而實(shí)現(xiàn)物聯(lián)網(wǎng)傳輸速度和能耗之間的平衡。實(shí)驗(yàn)結(jié)果表明,相對(duì)于其他的ANN執(zhí)行,本方案可實(shí)現(xiàn)64.25倍的速度提升。 

【文章來源】：電子測試. 2020,(11)

【文章頁數(shù)】：3 頁

【部分圖文】：

芯片架構(gòu)圖

為了降低芯片功耗簡化芯片設(shè)計(jì)難度,采用各種IP核的復(fù)用。系統(tǒng)總線作為處理器中各組件之間信息的通路,因此系統(tǒng)總線的設(shè)計(jì)直接決定處理器的運(yùn)行效率。為了簡化設(shè)計(jì),本文采用AMBA總線實(shí)現(xiàn)各模塊之間的互聯(lián),AMBA總線主要包括AXI接口,ASB接口,AHB接口和APB接口,這些總線之間可以通過轉(zhuǎn)接橋的方式相互連接,本系統(tǒng)的總線設(shè)計(jì)如圖3所示。AXI總線具有高性能,高帶寬,低延時(shí)等特點(diǎn),AXI總線包括五個(gè)事務(wù)處理通道:讀地址,讀數(shù)據(jù),寫地址,寫數(shù)據(jù)和寫響應(yīng)。AXI接口信號(hào)包括讀通道和寫通道兩類,在圖4中,以Ax開頭的信號(hào)表示讀/寫地址通道共用的信號(hào),以x開頭的信號(hào)表示五個(gè)通道公用的信號(hào)。

本系統(tǒng)采用軟硬件協(xié)同的方式對(duì)系統(tǒng)進(jìn)行驗(yàn)證,通過在仿真平臺(tái)上搭建測試平臺(tái),實(shí)現(xiàn)對(duì)各功能的驗(yàn)證。該仿真平臺(tái)基于Ubuntu 18.04,采用ModelSim仿真軟件和Vivado設(shè)計(jì)套件實(shí)現(xiàn)。仿真平臺(tái)的運(yùn)行流程如圖5所示。代碼通過RISC-V工具鏈進(jìn)行編譯后生成二進(jìn)制文件,然后將二進(jìn)制文件加載到ASIC以及FPGA開發(fā)板中,然后通過使用Vivado對(duì)FPGA開發(fā)板的功能進(jìn)行驗(yàn)證,通過編譯RTL代碼,生成FPGA源文件和ModelSim仿真文件,然后分別加載到FPGA原型機(jī)以及RTL功能仿真系統(tǒng)中進(jìn)行驗(yàn)證。經(jīng)過ASIC芯片,FPGA原型機(jī)記憶RTL功能仿真測試之后生成相應(yīng)的測試報(bào)告。

【參考文獻(xiàn)】：
期刊論文
[1]基于智能配電網(wǎng)關(guān)鍵技術(shù)的城市配電網(wǎng)規(guī)劃[J]. 沈佳靜.  山東工業(yè)技術(shù). 2019(12)
[2]IPv4向IPv6的過渡技術(shù)研究[J]. 李卓群.  有線電視技術(shù). 2019(03)
[3]信息物理系統(tǒng)在工業(yè)4.0中的應(yīng)用探究[J]. 田競豪.  通訊世界. 2019(01)
[4]邊緣計(jì)算及其在制造業(yè)中的應(yīng)用模式研究[J]. 范天偉,胡云,林晨,范星宇.  信息通信技術(shù). 2018(05)

碩士論文
[1]基于RISC-V指令集微處理器的運(yùn)算模塊設(shè)計(jì)[D]. 關(guān)文博.黑龍江大學(xué) 2018



本文編號(hào)：3364641