發(fā)布時(shí)間：2017-04-30 04:10

  本文關(guān)鍵詞：基于0.13um CMOS工藝的RISC微處理器固核設(shè)計(jì)，由筆耕文化傳播整理發(fā)布。

【摘要】：集成電路的發(fā)展這幾年越來越受到重視,微處理器作為具有戰(zhàn)略性作用的芯片更應(yīng)得到重視,然而在其人才的培養(yǎng)上尚有不足,許多高校的計(jì)算機(jī)和微電子課程的實(shí)踐無法很好地展開,因此,在微處理器的設(shè)計(jì)和人才培養(yǎng)方面應(yīng)加大力度。即使是功能簡單的微處理器,它的構(gòu)造也是很復(fù)雜的,只有在親自設(shè)計(jì)并完成微處理器后,才能更加深刻地了解。本課題的設(shè)計(jì)參考了RISC微處理器里的MIPS32的體系結(jié)構(gòu),并參考了經(jīng)典的五級(jí)流水線技術(shù),設(shè)計(jì)了RISC類型的五級(jí)流水線的三十二位的CPU,并使用中芯國際的0.13 um CMOS工藝進(jìn)行綜合來生成網(wǎng)表。在整個(gè)課題的研究過程中,從指令和CPU架構(gòu)到門級(jí)電路,進(jìn)行了大量的工作。在比較CISC和RISC的基礎(chǔ)上,確定了能夠?qū)崿F(xiàn)存儲(chǔ)、跳轉(zhuǎn)、算數(shù)運(yùn)算和邏輯運(yùn)算等功能的二十條MIPS32類型的指令,并分別設(shè)計(jì)了這些指令對(duì)應(yīng)的不同硬件電路,隨后通過整合這些電路來實(shí)現(xiàn)完整的指令執(zhí)行功能,并使用五級(jí)流水線技術(shù)來增加CPU的并行處理能力和提升CPU的執(zhí)行效率。具體的實(shí)現(xiàn)過程從最基本的門級(jí)電路開始,來搭建各個(gè)功能模塊。為了減少延遲和提高效率,設(shè)計(jì)了32位先行進(jìn)位加法減法器、同時(shí)完成了32位全面移位器、比較器、擴(kuò)展器、算數(shù)邏輯單元、程序計(jì)數(shù)器、寄存器堆和級(jí)間寄存器組等器件。在確定有獨(dú)立的指令存儲(chǔ)器和數(shù)據(jù)存儲(chǔ)器后,通過控制單元實(shí)現(xiàn)指令的數(shù)據(jù)前推技術(shù)、暫停流水線和延遲轉(zhuǎn)移技術(shù)來解決CPU的運(yùn)行過程中的相關(guān)問題,從而達(dá)到對(duì)CPU的改進(jìn)的目的。在處理器的測(cè)試過程中,采用覆蓋關(guān)鍵點(diǎn)的測(cè)試方法,對(duì)指令運(yùn)行中用到的數(shù)據(jù)的內(nèi)部前推、流水線暫停和延遲轉(zhuǎn)移技術(shù)進(jìn)行重點(diǎn)驗(yàn)證,完成了CPU邏輯測(cè)試,證明該CPU符合要求。和其他CPU相比,本CPU是32位的,它比8位和16位的CPU單次處理的數(shù)據(jù)更大;它比單周期和多周期CPU的效率更高。本課題的CPU指令簡潔,架構(gòu)明顯,設(shè)計(jì)深入到最基本的門級(jí)電路,同時(shí)可擴(kuò)展性好。
【關(guān)鍵詞】：微處理器 指令集 控制單元 Verilog HLD
【學(xué)位授予單位】：電子科技大學(xué)
【學(xué)位級(jí)別】：碩士
【學(xué)位授予年份】：2015
【分類號(hào)】：TP332

  本文關(guān)鍵詞：基于0.13um CMOS工藝的RISC微處理器固核設(shè)計(jì)，，由筆耕文化傳播整理發(fā)布。

本文編號(hào)：336202