隨著集成電路集成度的大幅提高和半導(dǎo)體制作工藝的飛速發(fā)展,微處理器芯片面臨越來越嚴(yán)重的軟錯(cuò)誤威脅。為應(yīng)對(duì)這種挑戰(zhàn),業(yè)界及各主流設(shè)計(jì)公司均注重研發(fā)新的容錯(cuò)技術(shù),以增強(qiáng)微處理器的可靠性�，F(xiàn)代微處理器向著多核和系統(tǒng)級(jí)（So C）芯片的趨勢(shì)發(fā)展,與傳統(tǒng)的微處理器一般只包含內(nèi)核和存儲(chǔ)系統(tǒng)相比,越來越多的I/O系統(tǒng)將集成在微處理器芯片內(nèi)部。傳統(tǒng)的微處理器可靠性設(shè)計(jì)往往只考慮了內(nèi)核和存儲(chǔ)系統(tǒng),對(duì)I/O系統(tǒng)的考慮較少。隨著微電子器件軟錯(cuò)誤率的上升,必須對(duì)微處理器內(nèi)部集成的I/O系統(tǒng)進(jìn)行可靠性加固。I/O系統(tǒng)在微處理器中呈現(xiàn)出不同于內(nèi)核和存儲(chǔ)系統(tǒng)的特點(diǎn),進(jìn)行I/O系統(tǒng)體系結(jié)構(gòu)級(jí)可靠性設(shè)計(jì)時(shí)需要進(jìn)行多方面考慮,需要基于不同I/O部件的特性采取有效的可靠性加固手段。本文主要對(duì)I/O系統(tǒng)的關(guān)鍵部件可靠性加固技術(shù)進(jìn)行研究,具體工作和創(chuàng)新點(diǎn)包括:（1）針對(duì)I/O系統(tǒng)內(nèi)部存在多種不同位寬的數(shù)據(jù)傳輸通道的特點(diǎn),設(shè)計(jì)實(shí)現(xiàn)了任意位寬ECC編解碼模塊RTL代碼的自動(dòng)生成工具。通過該工具,可以使各I/O模塊設(shè)計(jì)師不用了解復(fù)雜的ECC算法,即可在模塊中方便的實(shí)現(xiàn)不同位寬的ECC編解碼,降低了可靠性設(shè)計(jì)難度,加速了設(shè)計(jì)過程。該工具... 

【文章來源】：國(guó)防科技大學(xué)湖南省 211工程院校 985工程院校

【文章頁數(shù)】：92 頁

【學(xué)位級(jí)別】：碩士

【文章目錄】：
摘要
ABSTRACT
第一章 緒論
    1.1 課題研究背景及意義
        1.1.1 故障機(jī)理
        1.1.2 故障種類
        1.1.3 軟錯(cuò)誤發(fā)展趨勢(shì)
        1.1.4 I/O系統(tǒng)中的可靠性
    1.2 論文的工作
    1.3 論文的組織結(jié)構(gòu)
第二章 相關(guān)研究
    2.1 可靠性設(shè)計(jì)層次及相關(guān)措施
    2.2 可靠性編碼
        2.2.1 容錯(cuò)編碼
        2.2.2 三類檢驗(yàn)碼編碼方式分析
    2.3 I/O系統(tǒng)關(guān)鍵部件的可靠性需求
    2.4 本章小結(jié)
第三章 任意位寬ECC編解碼模塊RTL代碼自動(dòng)生成工具設(shè)計(jì)與實(shí)現(xiàn)
    3.1 ECC編解碼原理
    3.2 任意位寬ECC編解碼模塊自動(dòng)生成
        3.2.1 ECC編碼模塊自動(dòng)生成
        3.2.2 ECC糾檢錯(cuò)模塊自動(dòng)生成
    3.3 功能驗(yàn)證
    3.4 本章小結(jié)
第四章 基于二維奇偶校驗(yàn)的高可靠異步FIFO設(shè)計(jì)與實(shí)現(xiàn)
    4.1 二維奇偶校驗(yàn)編碼
        4.1.1 行奇偶校驗(yàn)檢錯(cuò)
        4.1.2 列奇偶校驗(yàn)糾錯(cuò)
    4.2 高可靠異步FIFO結(jié)構(gòu)
        4.2.1 總體結(jié)構(gòu)
        4.2.2 讀寫指針及空滿信號(hào)的生成
    4.3 糾檢錯(cuò)功能實(shí)現(xiàn)
        4.3.1 校驗(yàn)碼生成模塊
        4.3.2 檢錯(cuò)模塊
        4.3.3 糾錯(cuò)模塊
    4.4 高可靠異步FIFO性能分析
        4.4.1 功能模擬
        4.4.2 不同條件下異步FIFO的性能
    4.5 本章小結(jié)
第五章 IOTTE cache的可靠性設(shè)計(jì)
    5.1 IOTTE cache功能
    5.2 高可靠IOTTE cache的設(shè)計(jì)
        5.2.1 高可靠IOTTE cache的結(jié)構(gòu)
        5.2.2 詳細(xì)設(shè)計(jì)
    5.3 IOTTE cache的功能驗(yàn)證與錯(cuò)誤注入
        5.3.1 錯(cuò)誤注入
        5.3.2 功能驗(yàn)證結(jié)果
    5.4 本章小結(jié)
第六章 總結(jié)與展望
    6.1 總結(jié)
    6.2 展望
致謝
參考文獻(xiàn)
作者在學(xué)期間取得的學(xué)術(shù)成果
附錄一 Python腳本ecc.py
附錄二 ECC解碼糾錯(cuò)模塊RTL代碼
附錄三 ECC糾檢錯(cuò)模塊RTL模板


【參考文獻(xiàn)】：
期刊論文
[1]用于低開銷容錯(cuò)設(shè)計(jì)的存儲(chǔ)部件可靠性評(píng)估研究[J]. 成玉,馬安國(guó),蔣江,唐遇星,張民選.  電子與信息學(xué)報(bào). 2011(11)
[2]基于FPGA的異步FIFO緩存設(shè)計(jì)[J]. 肖靜嫻,戴亞文.  電子測(cè)量技術(shù). 2009(11)
[3]一種新型的低功耗SEU加固存儲(chǔ)單元[J]. 劉必慰,陳書明,梁斌.  半導(dǎo)體學(xué)報(bào). 2007(05)
[4]基于指令行為的Cache可靠性評(píng)估研究[J]. 周學(xué)海,余潔,李曦,王志剛.  計(jì)算機(jī)研究與發(fā)展. 2007(04)
[5]全耗盡CMOS/SOI工藝[J]. 劉新宇,孫海峰,劉洪民,陳煥章,扈煥章,海潮和,和致經(jīng),吳德馨.  半導(dǎo)體學(xué)報(bào). 2003(01)

博士論文
[1]面向SRAM型FPGA軟錯(cuò)誤的可靠性評(píng)估與容錯(cuò)算法研究[D]. 景乃鋒.上海交通大學(xué) 2012
[2]面向多核微處理器芯片的高效能I/O體系結(jié)構(gòu)及其實(shí)現(xiàn)技術(shù)[D]. 郭御風(fēng).國(guó)防科學(xué)技術(shù)大學(xué) 2010
[3]多核微處理器容軟錯(cuò)誤設(shè)計(jì)關(guān)鍵技術(shù)研究[D]. 龔銳.國(guó)防科學(xué)技術(shù)大學(xué) 2008

碩士論文
[1]高性能DSP片內(nèi)二級(jí)Cache控制器設(shè)計(jì)研究[D]. 程由猛.國(guó)防科學(xué)技術(shù)大學(xué) 2003



本文編號(hào)：3353233