ALU是DSP的核心處理單元。本文主要研究浮點ALU的算法、結構,并在確定算法、結構的基礎上對浮點ALU進行了IP化設計。第1章介紹自主開發(fā)設計DSP芯片及建立IP庫的意義,進而介紹在DSP芯片設計中ALU的發(fā)展情況。第2章主要介紹SMDSP的CPU體系結構及數(shù)據(jù)格式。第3章主要介紹各種加法器的結構,以及標準浮點路徑的設計。并且提出了算邏分離的設計思想和FALU IP設計中的低功耗策略。第4章主要介紹SMDSP-FALU的具體結構及IP的設計。本FALU分為兩條路徑18個模塊,分別完成邏輯和算術操作,支持106條指令。在詳細的分析了FALU的結構以后,本章也重點的介紹了FALU的IP設計以及IP設計過程中的設計策略。第5章主要介紹了FALU IP的仿真與驗證。以指令為例介紹了對代碼的功能仿真;以模塊為例介紹了對綜合后網(wǎng)表進行的形式驗證。 

【文章來源】：西安電子科技大學陜西省 211工程院校 教育部直屬院校

【文章頁數(shù)】：80 頁

【學位級別】：碩士

【部分圖文】：

SMDSP-CPU結構圖

浮點 32 位 ALU 研究及 IP 設計得到。和輸出信號s可以表示a,b兩表示，還需要一個權值較s高的一生了溢出。操作及其邏輯表達式如下所示；操作： =a+b 表達式

圖 3.2 不同的全加器結構圖3.1.2 串行進位加法器對串行進位加法器進一步按照進位信號的產(chǎn)生及其傳播方法分類，又可以分為波進位加法器和曼徹斯特進位加法器。1）行波進位加法器（RCA：Ripple Carry Adder）[9]用n個一位的全加器可以計算兩個n位數(shù)據(jù)的加法操作（準確的說應是n-1 個全器和 1 個半加器，由于最低位的數(shù)據(jù)沒有進位輸入）。這n個全加器的Cout與相鄰高的Cin相連，即在第i位的位置，操作數(shù)A和B的第i位與從前一級加法器的進位信號用產(chǎn)生和的第i位Si，以及向下一級加法器的進位信號Ci+1。由于進位信號從最低有效“波狀傳遞”到最高位，因此這種加法器稱為行波進位加法器。其對應的算術操作邏輯表達式以及面積和延遲的復雜性度量如下所示。（1） 算術操作：2nCout+S=A+B+Cin(3-1

【參考文獻】：
碩士論文
[1]32位浮點加法器的優(yōu)化設計[D]. 高海霞.西安電子科技大學 2002



本文編號：3339090