本文關(guān)鍵詞：55nm高速低功耗雙端口寄存器文件的研究，由筆耕文化傳播整理發(fā)布。

【摘要】：寄存器文件(Register File)作為一種重要的存儲器,廣泛地應(yīng)用于高速核心內(nèi)存和SOC片上系統(tǒng)。隨著半導(dǎo)體工藝進(jìn)入納米階段,集成電路工藝尺寸不斷縮小,芯片集成密度愈來愈高,對寄存器文件的發(fā)展也提出了高性能、大容量的高要求。 針對應(yīng)用領(lǐng)域在深亞微米工藝條件下對寄存器文件提出的高訪問速度和大容量的高需求,本文采用SMIC55nmG工藝設(shè)計了一款訪問速度快、高容量的1024x32bits的雙端口寄存器文件。在最差工藝角條件下(SS CORNER VDD=1.08V, T=125℃),通過Hsim、Hspice和XPS仿真,仿真結(jié)果為：數(shù)據(jù)存取時間小于1.1ns,動態(tài)功耗為1.6mW,靜態(tài)功耗為0.000438mW,各項設(shè)計參數(shù)均有不同程度超出預(yù)期。且流片結(jié)果顯示,同65nm雙端口寄存器文件的數(shù)據(jù)存取時間相比,本論文所改進(jìn)設(shè)計的55nnm雙端口寄存器文件的數(shù)據(jù)存取時間更具有彈性、靈活性,即相同容量時,55nm的雙端口寄存器文件的數(shù)據(jù)存取時間比65nm的小,而小容量寄存器文件的數(shù)據(jù)存取時間相對更短。 本文的主要工作：1.在SMIC65nm雙端口寄存器文件的基礎(chǔ)上,改進(jìn)優(yōu)化并完成了具有兩套獨(dú)立的數(shù)據(jù)、地址和控制總線的55nm雙端口寄存器文件。在寄存器文件的設(shè)計過程中側(cè)重對時鐘產(chǎn)生電路、地址譯碼器和靈敏放大器等外圍電路的設(shè)計優(yōu)化來提升存儲器的性能,達(dá)到預(yù)期設(shè)計目的。對比了流片之后的55nm雙端口寄存器文件和65nm雙端口寄存器文件的各項參數(shù)。2.采用關(guān)鍵路徑方法進(jìn)行前仿確保本文設(shè)計的可行性,仿真參數(shù)主要包括數(shù)據(jù)存取時間、信號的建立時間和保持時間、動態(tài)功耗和靜態(tài)功耗等。3.對各項參數(shù)進(jìn)行仿真,如靈敏放大器開始工作時的差分電壓值,時鐘反饋信號有效時的差分電壓值,對這些參數(shù)進(jìn)行仿真并且分析仿真此參數(shù)的必要性和意義。 本文的創(chuàng)新點(diǎn)：1.相較于SMIC65nm的雙端口寄存器文件僅對讀時鐘進(jìn)行位線方向的追蹤,本文所設(shè)計的55nm雙端口寄存器文件采取對讀時鐘進(jìn)行了字線和位線兩個方向的追蹤,對寫時鐘進(jìn)行位線方向的追蹤的新方法,改進(jìn)之后的時鐘追蹤電路達(dá)到獲取更大的讀取余量,同時又不會增加寄存器文件面積的雙贏目標(biāo)。2.提出增加對不同時刻差分電壓進(jìn)行仿真的新思路,在采用關(guān)鍵電路方法對差分電壓進(jìn)行仿真之后對仿真的結(jié)果進(jìn)行分析。3.針對提高寄存器文件速度和降低功耗的要求,選擇出符合高速度高集成度要求的電路,對今后寄存器文件方面的研究開發(fā)具有一定的啟示作用。 全文共分為五章,第一章對寄存器文件的發(fā)展趨勢和半導(dǎo)體存儲器的大致分類進(jìn)行簡要敘述；第二章講述寄存器文件的結(jié)構(gòu)、存儲單元工作原理和外圍電路的優(yōu)化設(shè)計；第三章介紹了仿真雙端口寄存器文件時所采用的關(guān)鍵路徑電路方法；第四章采用關(guān)鍵路徑電路的方法對設(shè)計的雙端口寄存器文件進(jìn)行仿真,對仿真結(jié)果進(jìn)行了分析,并且將成功流片之后測得的參數(shù)同65nm雙端口寄存器文件的參數(shù)進(jìn)行比對；第五章為展望與總結(jié)。
【關(guān)鍵詞】：雙端口寄存器文件 高速度 大容量 關(guān)鍵路徑電路
【學(xué)位授予單位】：安徽大學(xué)
【學(xué)位級別】：碩士
【學(xué)位授予年份】：2014
【分類號】：TP333
【目錄】：

• 摘要3-5
• Abstract5-7
• 目錄7-9
• 第一章 緒論9-15
• 1.1 課題的意義9
• 1.2 半導(dǎo)體存儲器的分類9-13
• 1.2.1 按制造工藝分類9
• 1.2.2 按存取方式分類9-13
• 1.3 寄存器文件的發(fā)展趨勢13-14
• 1.4 本論文的主要研究內(nèi)容及結(jié)構(gòu)安排14-15
• 第二章 寄存器文件的設(shè)計15-39
• 2.1 存儲單元15-18
• 2.1.1 八管單元的采用及其結(jié)構(gòu)15-16
• 2.2.2 八管單元的工作原理及仿真16-18
• 2.2 邏輯單元的設(shè)計改進(jìn)18-26
• 2.2.1 時鐘追蹤電路的改進(jìn)19
• 2.2.2 讀邏輯單元的時鐘產(chǎn)生電路的設(shè)計改進(jìn)19-23
• 2.2.3 寫邏輯單元的時鐘產(chǎn)生電路的設(shè)計改進(jìn)23-26
• 2.3 譯碼器的設(shè)計改進(jìn)26-30
• 2.3.1 預(yù)譯碼電路的設(shè)計改進(jìn)26-28
• 2.3.2 地址分配的原理28-30
• 2.4 預(yù)充電路與靈敏放大電路的設(shè)計改進(jìn)30-36
• 2.4.1 預(yù)充電路的設(shè)計改進(jìn)30-32
• 2.4.2 靈敏放大器的設(shè)計改進(jìn)32-36
• 2.5 寫數(shù)據(jù)驅(qū)動器的設(shè)計改進(jìn)36-38
• 2.6 本章小結(jié)38-39
• 第三章 采用關(guān)鍵路徑電路的方法仿真39-53
• 3.1 關(guān)鍵路徑電路的設(shè)計39-41
• 3.2 連線負(fù)載的建模41-43
• 3.3 關(guān)鍵路徑中的全局連線負(fù)載43-47
• 3.3.1 字線負(fù)載的計算44-46
• 3.3.2 位線負(fù)載的計算46-47
• 3.4 仿真參數(shù)的確定47-52
• 3.4.1 公共參數(shù)47-48
• 3.4.2 最小參數(shù)、FF corner最小參數(shù)和最大參數(shù)48-50
• 3.4.3 關(guān)鍵路徑中仿真參數(shù)的計算50-52
• 3.5 本章小結(jié)52-53
• 第四章 關(guān)鍵路徑電路仿真和分析53-74
• 4.1 延時的仿真53-58
• 4.1.1 數(shù)據(jù)存取延遲時間的仿真54-57
• 4.1.2 數(shù)據(jù)輸出轉(zhuǎn)換時間的仿真57-58
• 4.2 建立時間和保持時間的仿真58-63
• 4.2.1 建立時間的仿真60-62
• 4.2.2 保持時間的仿真62-63
• 4.3 功耗的仿真63-65
• 4.3.1 靜態(tài)功耗64
• 4.3.2 動態(tài)功耗64-65
• 4.4 關(guān)鍵路徑電路內(nèi)部關(guān)鍵節(jié)點(diǎn)分析65-70
• 4.4.1 CLK→q以及分段TA66-67
• 4.4.2 Q→SA disable67-68
• 4.4.3 仿真差分電壓新思路的提出68-69
• 4.4.4 讀和寫操作時位線的最低電壓69-70
• 4.5 流片結(jié)果展示與對比70-73
• 4.6 本章小結(jié)73-74
• 第五章 總結(jié)與展望74-76
• 參考文獻(xiàn)76-81
• 致謝81-82
• 攻讀碩士期間發(fā)表的論文82

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