本文提出了一種新的基于深亞微米工藝下的總線功耗模型的總線低功耗編碼方案——鄰位反轉(zhuǎn)編碼。這一編碼方案,著重考慮了深亞微米工藝下線間耦合效應(yīng),相對于原有的基于孤立總線模型的編碼方案更為有效。將這一算法應(yīng)用到文中實現(xiàn)的定點DSP平臺上。實驗數(shù)據(jù)證明,這一模塊可以有效的降低DSP總線傳輸隨機數(shù)據(jù)時的動態(tài)功耗接近50%,相對于傳統(tǒng)編碼技術(shù)優(yōu)化效果提高20%,并且保證系統(tǒng)功能的正確性。雖然總線編碼技術(shù)在芯片后端設(shè)計時有其局限性,但是這一技術(shù)可以在DSP的RTL級設(shè)計時引入,對其工藝,電氣性能和體系結(jié)構(gòu)都沒有特殊要求,有很強的靈活性和可重用性。同時總線編碼技術(shù)對于降低DSP總線功耗有明顯的效果,所以這一技術(shù)對DSP低功耗設(shè)計有重要的意義。 

【文章來源】：上海交通大學(xué)上海市 211工程院校 985工程院校 教育部直屬院校

【文章頁數(shù)】：68 頁

【學(xué)位級別】：碩士

【部分圖文】：

PMOS管的反向偏置電流[2]

功率縮小為原來的2k 倍，功率密度(每單位面積功耗 1/k。級的另一個低功耗設(shè)計就是封裝技術(shù)的改進，封裝技術(shù)對芯，芯片級的 I/O 功耗大約占整個系統(tǒng)功耗的 1/4 到 1/2，因此先考慮的是減少 I/O 功耗。對于傳統(tǒng)的封裝技術(shù)，每個封裝管pF。由于動態(tài)功耗與電容成線性關(guān)系，芯片間的 I/O 接口電容組功耗的 25%到 50% 對于具有多芯片的系統(tǒng)，減小 I/O 電容有積極的意義。級低功耗技術(shù)電路級設(shè)計方面，第一個要考慮的問題就是動態(tài)邏輯和靜態(tài)輯中，節(jié)點電壓總是維持在 0 或 1，但在動態(tài)邏輯中，節(jié)點電荷來保持的。圖 4 顯示了分別用靜態(tài)和動態(tài)邏輯實現(xiàn)[2]。動態(tài)邏輯的時鐘周期分成預(yù)充電和實現(xiàn)邏輯輸出兩階段

大的設(shè)計時期，總線線間距離也較大，在動態(tài)功耗每個總線節(jié)點的等效電容是獨立的固定值，為線與功耗公式2 21 1N Ndyn i i i i i ii iP α C V f V f αC= == ∑ =∑ 所采用的總LCLCLCLCICIC(1) (2) (3) (n)圖 7 總線電容模型Fig.7 Wire coupling capacitance model下的總線電容模型藝進入深亞微米后，芯片上元件密度也大副增加，是簡單的以孤立節(jié)點為分析單位。圖 8 是深亞微米看到不僅線與地之間，線與線之間也存在著大量的

【參考文獻】：
期刊論文
[1]一種降低DSP芯片總線功耗的設(shè)計方案[J]. 成嵩,王東琳,李立健.  計算機應(yīng)用研究. 2005(10)

博士論文
[1]低功耗嵌入式微處理器的VLSI設(shè)計研究[D]. 李俠.復(fù)旦大學(xué) 2004
[2]低功耗微處理器體系結(jié)構(gòu)的研究與設(shè)計[D]. 楊波.西北工業(yè)大學(xué) 2002



本文編號：3313298