隨著集成電路的不斷發(fā)展,特征尺寸在不斷縮小,工藝進入深納米水平。在7納米的工藝中,芯片互連越來越復(fù)雜,互連線越來越細,線延時成為時序分析的重要組成部分,金屬層的數(shù)量超過12層,時鐘樹結(jié)構(gòu)難以平衡,此外,串?dāng)_、IR-drop、芯片繞線擁塞以及功耗等都成為了后端設(shè)計需要面對的問題。論文取得成果如下:1)對時鐘的類型進行研究,通過對時鐘延遲、時鐘偏差和時鐘不確定性的研究,以及對各類時鐘樹的研究和時鐘樹綜合的相關(guān)配置,對時鐘樹綜合進行了研究,確定了以頂層使用H-tree將時鐘輸送至子模塊,再在子模塊的M12層使用時鐘網(wǎng)格對子模塊做時鐘樹綜合的方案。2)完成了對7納米工藝下設(shè)計規(guī)則的研究。在布圖規(guī)劃的過程中,通過對宏單元之間的聯(lián)系和與端口間的聯(lián)系的研究,完成了宏單元的擺放,通過對天線效應(yīng)等制造性問題和新元件性能的研究,完成了物理單元的擺放;通過對宏單元和標(biāo)準(zhǔn)單元的研究,完成了電源規(guī)劃。在布局規(guī)劃的過程中,先粗略擺放,再進行了合法化,對時序和阻塞進行優(yōu)化,再使用多次優(yōu)化的方法,對結(jié)果多次優(yōu)化,還使用多位合并工藝對功耗進行優(yōu)化。在時鐘樹綜合的過程中,使用門控時鐘技術(shù),對時鐘的功耗進行優(yōu)化,大幅度降低... 

【文章來源】：西安電子科技大學(xué)陜西省 211工程院校 教育部直屬院校

【文章頁數(shù)】：77 頁

【學(xué)位級別】：碩士

【部分圖文】：

017年ITF半導(dǎo)體發(fā)展藍圖

西安電子科技大學(xué)碩士學(xué)位論文22圖3.1 標(biāo)準(zhǔn)單元的電源網(wǎng)格圖3.2 宏單元的電源網(wǎng)絡(luò)3.3 布局規(guī)劃布局規(guī)劃階段主要工作就是將標(biāo)準(zhǔn)單元放在合理（legal）的位置上，并且使得路徑（path）符合時序約束和 DRC 約束。布局規(guī)劃階段主要分為兩個階段進行：粗放布局（Coarse placement）和合法化（legalization）。

22圖3.1 標(biāo)準(zhǔn)單元的電源網(wǎng)格圖3.2 宏單元的電源網(wǎng)絡(luò)3.3 布局規(guī)劃布局規(guī)劃階段主要工作就是將標(biāo)準(zhǔn)單元放在合理（legal）的位置上，并且使得路徑（path）符合時序約束和 DRC 約束。布局規(guī)劃階段主要分為兩個階段進行：粗放布局（Coarse placement）和合法化（legalization）。

【參考文獻】：
期刊論文
[1]中興“被禁”:陣痛后如何“芯生”[J]. 曹煦.  中國經(jīng)濟周刊. 2018(16)
[2]基于AOCV的低功耗標(biāo)準(zhǔn)單元設(shè)計[J]. 張振鵬,張立軍,鄭堅斌,于躍,索超,李有忠.  電子設(shè)計工程. 2017(07)

博士論文
[1]SOC中的連線模型與面向布局布線的設(shè)計方法及時延/功耗優(yōu)化方法研究[D]. 韓曉霞.浙江大學(xué) 2005
[2]數(shù)字電路低功耗設(shè)計方法研究[D]. 吳福煒.中國科學(xué)院研究生院（上海微系統(tǒng)與信息技術(shù)研究所） 2003

碩士論文
[1]基于7nm工藝高性能圖形芯片模塊的后端設(shè)計[D]. 劉浩.西安電子科技大學(xué) 2018
[2]納米工藝ASIC物理設(shè)計的實現(xiàn)和信號完整性優(yōu)化[D]. 李虹楊.北京工業(yè)大學(xué) 2015
[3]基于SOC低功耗設(shè)計的IR drop分析[D]. 何湘君.西安電子科技大學(xué) 2015
[4]基于SMIC 65nm工藝的靜態(tài)隨機存儲芯片的后端設(shè)計[D]. 苑曉珊.西安電子科技大學(xué) 2015
[5]深亞微米超大規(guī)模集成電路可制造性研究與設(shè)計[D]. 王沛榮.北京工業(yè)大學(xué) 2013
[6]65nm工藝YHFT-DX共享存儲體物理設(shè)計[D]. 王金鐘.國防科學(xué)技術(shù)大學(xué) 2013
[7]YHFT-DX地址計算單元和數(shù)據(jù)通路的物理設(shè)計[D]. 李小林.國防科學(xué)技術(shù)大學(xué) 2013
[8]基于路徑的OCV分析方法研究與實現(xiàn)[D]. 劉元龍.國防科學(xué)技術(shù)大學(xué) 2013
[9]GHz DDS SOC芯片的高速低功耗物理設(shè)計[D]. 付浪.西安電子科技大學(xué) 2013
[10]基于65nm的低功耗設(shè)計與等價性驗證[D]. 賀京.西安電子科技大學(xué) 2013



本文編號：3309727