本文關(guān)鍵詞：基于PCIE的高速存儲系統(tǒng)設(shè)計，由筆耕文化傳播整理發(fā)布。

【摘要】：隨著技術(shù)的不斷發(fā)展，，在高速數(shù)據(jù)采集、視頻圖像處理、衛(wèi)星遙感測量、現(xiàn)代通信等領(lǐng)域中，對高速大容量數(shù)據(jù)的傳輸及存儲提出了更高的要求。PCIE總線由于其極高的帶寬和良好的性能，現(xiàn)已成為高速存儲系統(tǒng)設(shè)計中一項重要的技術(shù)，因此研究基于PCIE總線的高速存儲系統(tǒng)則顯得非常有意義。 本文在基于Xilinx Virtex6FPGA內(nèi)嵌PCIE核的基礎(chǔ)上，通過六路高速收發(fā)器TLK2711實現(xiàn)PCIE控制板之間的高速數(shù)據(jù)傳輸。PCIE接收控制板以DDR3作為大容量緩存，通過DMA寫將數(shù)據(jù)高速的上傳到系統(tǒng)內(nèi)存并進行后續(xù)處理。 本文首先介紹高速存儲系統(tǒng)的研究現(xiàn)狀、背景及意義，然后根據(jù)系統(tǒng)功能要求給出了基于PCIE的高速存儲系統(tǒng)的硬件設(shè)計和FPGA邏輯設(shè)計。本文重點研究了數(shù)據(jù)同步緩存模塊設(shè)計、DDR3存儲接口模塊設(shè)計和基于PCIE硬核的高速DMA讀寫設(shè)計。本文在最后給出了整個系統(tǒng)和各個部分的詳細(xì)測試結(jié)果，通過對測試結(jié)果進行分析，驗證了系統(tǒng)方案設(shè)計的可行性。
【關(guān)鍵詞】：PCIE DDR3 DMA 高速存儲
【學(xué)位授予單位】：西安電子科技大學(xué)
【學(xué)位級別】：碩士
【學(xué)位授予年份】：2014
【分類號】：TP333
【目錄】：

• 摘要3-4
• Abstract4-7
• 第一章 緒論7-11
• 1.1 論文研究背景及意義7-8
• 1.2 高速存儲系統(tǒng)研究現(xiàn)狀8-9
• 1.3 論文研究內(nèi)容9-11
• 第二章 高速存儲系統(tǒng)總體方案設(shè)計11-19
• 2.1 高速存儲系統(tǒng)硬件設(shè)計11-16
• 2.1.1 系統(tǒng)硬件功能要求11
• 2.1.2 系統(tǒng)硬件總體設(shè)計11-12
• 2.1.3 系統(tǒng)硬件各模塊芯片選型12-16
• 2.2 高速存儲系統(tǒng) FPGA 邏輯設(shè)計16-17
• 2.2.1 系統(tǒng) FPGA 邏輯功能要求16
• 2.2.2 系統(tǒng) FPGA 邏輯總體設(shè)計16-17
• 2.3 本章總結(jié)17-19
• 第三章 DDR3 存儲接口與緩存模塊設(shè)計19-29
• 3.1 DDR3 存儲接口設(shè)計19-24
• 3.1.1 DDR3 存儲接口時序19-20
• 3.1.2 DDR3 存儲接口總體設(shè)計20-21
• 3.1.3 DDR3 上下行 FIFO 設(shè)計21-22
• 3.1.4 DDR3 控制器的定制22-23
• 3.1.5 DDR3 控制狀態(tài)機設(shè)計23-24
• 3.2 緩存模塊設(shè)計24-27
• 3.2.1 數(shù)據(jù)同步緩存設(shè)計25
• 3.2.2 數(shù)據(jù)格式轉(zhuǎn)換設(shè)計25-27
• 3.3 本章總結(jié)27-29
• 第四章 PCIE 系統(tǒng)邏輯設(shè)計29-49
• 4.1 PCIE 總線的分層結(jié)構(gòu)29-34
• 4.1.1 PCIE 物理層機制30-31
• 4.1.2 PCIE 數(shù)據(jù)鏈路層機制31-32
• 4.1.3 PCIE 事務(wù)層機制32-34
• 4.2 PCIE 硬核概述34-40
• 4.2.1 PCIE 硬核的定制34-35
• 4.2.2 PCIE 硬核的配置空間35-37
• 4.2.3 PCIE 硬核支持的中斷37-38
• 4.2.4 PCIE 硬核的接口時序38-40
• 4.3 PCIE 系統(tǒng)邏輯總體設(shè)計40-48
• 4.3.1 發(fā)送引擎狀態(tài)機設(shè)計41-43
• 4.3.2 接收引擎狀態(tài)機設(shè)計43-45
• 4.3.3 DMA 控制狀態(tài)寄存器設(shè)計45-46
• 4.3.4 中斷程序設(shè)計46-48
• 4.4 本章總結(jié)48-49
• 第五章 高速存儲系統(tǒng)測試驗證49-65
• 5.1 緩存模塊測試驗證49-50
• 5.1.1 發(fā)送數(shù)據(jù)格式轉(zhuǎn)換仿真驗證49-50
• 5.1.2 接收數(shù)據(jù)格式轉(zhuǎn)換仿真驗證50
• 5.2 DDR3 存儲接口測試驗證50-53
• 5.2.1 DDR3 讀寫測試驗證50-52
• 5.2.2 DDR3 整體性能測試驗證52-53
• 5.3 PCIE 系統(tǒng)測試驗證53-61
• 5.3.1 DMA 讀寫測試驗證53-57
• 5.3.2 PCIE 中斷測試驗證57-60
• 5.3.3 PCIE 整體性能測試驗證60-61
• 5.4 系統(tǒng)整體性能測試驗證61-63
• 5.5 本章總結(jié)63-65
• 結(jié)束語65-67
• 致謝67-69
• 參考文獻69-71
• 攻讀學(xué)位期間參加科研和發(fā)表論文情況71-72

【參考文獻】

中國期刊全文數(shù)據(jù)庫 前3條

1 汪精華;胡善清;龍騰;;基于FPGA實現(xiàn)的高速串行交換模塊實現(xiàn)方法研究[J];電子技術(shù)應(yīng)用;2010年05期

2 王偉;傅其祥;;基于PCIe總線的超高速信號采集卡的設(shè)計[J];電子設(shè)計工程;2010年05期

3 崔炳U

本文編號：329731