隨著卷積神經(jīng)網(wǎng)絡(luò)與嵌入式人工智能平臺的發(fā)展,將卷積神經(jīng)網(wǎng)絡(luò)應(yīng)用部署到資源受限的嵌入式平臺并實現(xiàn)低功耗實時的前向推理成為了當(dāng)前研究的重點之一。在提高卷積神經(jīng)網(wǎng)絡(luò)模型準(zhǔn)確率的同時,其深度與參數(shù)的個數(shù)也在不斷增長,傳統(tǒng)的處理器已經(jīng)無法支撐如此龐大的計算,從而需要針對卷積神經(jīng)網(wǎng)絡(luò)結(jié)構(gòu)的特點,設(shè)計相應(yīng)的神經(jīng)網(wǎng)絡(luò)硬件加速處理器以達到低功耗實時的前向推理。為了便于開發(fā)與應(yīng)用,還需要提供友好的硬件加速系統(tǒng)開發(fā)環(huán)境,可以快速無縫地將卷積神經(jīng)網(wǎng)絡(luò)應(yīng)用部署到嵌入式平臺。為了解決以上兩個問題,本文提出了卷積神經(jīng)網(wǎng)絡(luò)加速器及其Verilog HDL代碼自動生成設(shè)計。主要工作內(nèi)容如下:1)基于FPGA的卷積神經(jīng)網(wǎng)絡(luò)硬件加速設(shè)計。首先對卷積層,池化層,激活層和全連接層的并行加速可行性進行分析,并分別設(shè)計了這些層的并行加速方案。在卷積層的硬件加速設(shè)計中,根據(jù)卷積層并行加速的可行性,提出了兩種計算方法和四個可并行的部分;然后設(shè)計了兩個基本單元,分別為全并行乘法-加法樹單元和高效的窗口緩存單元;之后設(shè)計了三種不同的并行加速方案,來適應(yīng)不同的卷積層結(jié)構(gòu)。最后通過實驗表明在MNIST數(shù)據(jù)集實驗對比中,本文設(shè)計的加速器能效比達... 

【文章來源】：華南理工大學(xué)廣東省 211工程院校 985工程院校 教育部直屬院校

【文章頁數(shù)】：87 頁

【學(xué)位級別】：碩士

【部分圖文】：

系統(tǒng)文件

華南理工大學(xué)工程碩士學(xué)位論文系統(tǒng)硬件資源消耗與性能估算圖 4-24 所示，將參數(shù) estimate_performance 設(shè)置為 True，可以輸出性能估stimate_resource 設(shè)置為 True，可以輸出資源估計。軟件估算的寄存器bit，加法資源 1033 個，乘法資源 522 個，系統(tǒng)運算所需的時間為 2285 個

圖 4-24 資源消耗與性能估算接口模擬硬件計算結(jié)果示，將參數(shù) hardware_valid 設(shè)為 True，就可以使用軟件模其中 hardware result 為仿真輸出結(jié)果。圖 4-25 軟件模擬硬件仿真接口 VerilogHDL 代碼后，使用 Quartus 綜合編譯后的結(jié)果如

【參考文獻】：
期刊論文
[1]自動代碼生成技術(shù)的發(fā)展現(xiàn)狀與趨勢[J]. 王博,舒新峰,王小銀,陳銳.  西安郵電大學(xué)學(xué)報. 2018(03)
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碩士論文
[1]基于卷積神經(jīng)網(wǎng)絡(luò)的圖像深度估計研究[D]. 王媛媛.西安理工大學(xué) 2018
[2]基于卷積神經(jīng)網(wǎng)絡(luò)的多標(biāo)簽圖像分類[D]. 蘇越.吉林大學(xué) 2018
[3]基于FPGA的深度學(xué)習(xí)加速器設(shè)計與實現(xiàn)[D]. 余奇.中國科學(xué)技術(shù)大學(xué) 2016
[4]基于FPGA的卷積神經(jīng)網(wǎng)絡(luò)應(yīng)用研究[D]. 王羽.華南理工大學(xué) 2016
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本文編號：3295594