隨著卷積神經(jīng)網(wǎng)絡與嵌入式人工智能平臺的發(fā)展,將卷積神經(jīng)網(wǎng)絡應用部署到資源受限的嵌入式平臺并實現(xiàn)低功耗實時的前向推理成為了當前研究的重點之一。在提高卷積神經(jīng)網(wǎng)絡模型準確率的同時,其深度與參數(shù)的個數(shù)也在不斷增長,傳統(tǒng)的處理器已經(jīng)無法支撐如此龐大的計算,從而需要針對卷積神經(jīng)網(wǎng)絡結構的特點,設計相應的神經(jīng)網(wǎng)絡硬件加速處理器以達到低功耗實時的前向推理。為了便于開發(fā)與應用,還需要提供友好的硬件加速系統(tǒng)開發(fā)環(huán)境,可以快速無縫地將卷積神經(jīng)網(wǎng)絡應用部署到嵌入式平臺。為了解決以上兩個問題,本文提出了卷積神經(jīng)網(wǎng)絡加速器及其Verilog HDL代碼自動生成設計。主要工作內(nèi)容如下:1)基于FPGA的卷積神經(jīng)網(wǎng)絡硬件加速設計。首先對卷積層,池化層,激活層和全連接層的并行加速可行性進行分析,并分別設計了這些層的并行加速方案。在卷積層的硬件加速設計中,根據(jù)卷積層并行加速的可行性,提出了兩種計算方法和四個可并行的部分;然后設計了兩個基本單元,分別為全并行乘法-加法樹單元和高效的窗口緩存單元;之后設計了三種不同的并行加速方案,來適應不同的卷積層結構。最后通過實驗表明在MNIST數(shù)據(jù)集實驗對比中,本文設計的加速器能效比達... 

【文章來源】：華南理工大學廣東省 211工程院校 985工程院校 教育部直屬院校

【文章頁數(shù)】：87 頁

【學位級別】：碩士

【部分圖文】：

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華南理工大學工程碩士學位論文系統(tǒng)硬件資源消耗與性能估算圖 4-24 所示，將參數(shù) estimate_performance 設置為 True，可以輸出性能估stimate_resource 設置為 True，可以輸出資源估計。軟件估算的寄存器bit，加法資源 1033 個，乘法資源 522 個，系統(tǒng)運算所需的時間為 2285 個

圖 4-24 資源消耗與性能估算接口模擬硬件計算結果示，將參數(shù) hardware_valid 設為 True，就可以使用軟件模其中 hardware result 為仿真輸出結果。圖 4-25 軟件模擬硬件仿真接口 VerilogHDL 代碼后，使用 Quartus 綜合編譯后的結果如

【參考文獻】：
期刊論文
[1]自動代碼生成技術的發(fā)展現(xiàn)狀與趨勢[J]. 王博,舒新峰,王小銀,陳銳.  西安郵電大學學報. 2018(03)
[2]軟硬件協(xié)同設計中的軟硬件劃分方法綜述[J]. 李巖,屈媛,陳儀香.  單片機與嵌入式系統(tǒng)應用. 2017(08)

碩士論文
[1]基于卷積神經(jīng)網(wǎng)絡的圖像深度估計研究[D]. 王媛媛.西安理工大學 2018
[2]基于卷積神經(jīng)網(wǎng)絡的多標簽圖像分類[D]. 蘇越.吉林大學 2018
[3]基于FPGA的深度學習加速器設計與實現(xiàn)[D]. 余奇.中國科學技術大學 2016
[4]基于FPGA的卷積神經(jīng)網(wǎng)絡應用研究[D]. 王羽.華南理工大學 2016
[5]基于模板技術的UML狀態(tài)圖代碼框架生成[D]. 郭冬陽.西安電子科技大學 2013



本文編號：3295594