發(fā)布時(shí)間：2021-07-09 13:33

　　集成電路的飛速發(fā)展,導(dǎo)致了IC設(shè)計(jì)和制造要求的關(guān)鍵尺寸越來(lái)越小,從而在更小的單位面積內(nèi)得到更多的芯片,從而降低成本,提高競(jìng)爭(zhēng)力,同時(shí)還能提高芯片的性能和降低功耗,是半導(dǎo)體企業(yè)提高自身競(jìng)爭(zhēng)力的主要途徑之一。本文研究的是從110nm節(jié)點(diǎn)進(jìn)行縮小到99nm節(jié)點(diǎn)的內(nèi)存（DRAM）的刷新時(shí)間（t-Refresh time）的提高及其改善。論文主要通過(guò)以下幾方面改進(jìn)了存儲(chǔ)器的刷新時(shí)間：1) Recess 1的深度增加500nm,增加寄生晶體管的channel length; 2) Collar OX的厚度增加10A,增加寄生晶體管的gate ox厚度；3)對(duì)DT電容部分的電介質(zhì)層增加37A的氮化硅,增加電容的電介質(zhì)層的介電常數(shù),提高電容容量；4)改變CELL MOS部分的VA IMP條件,提高CELL VT來(lái)達(dá)到降低漏電流的目的；5)增加NODE SIN的厚度,阻止電容中存儲(chǔ)電荷的泄露以及摻雜離子的擴(kuò)散導(dǎo)致的PN結(jié)漏電流增；6)改善CELL MOS的源漏端的離子濃度梯度,增加新的CB3 IMP,減少Junction leakage;7)提高有源區(qū)的光刻工藝的光阻厚度,改善有源區(qū)邊緣粗糙的情況,減少... 

【文章來(lái)源】：復(fù)旦大學(xué)上海市 211工程院校 985工程院校 教育部直屬院校

【文章頁(yè)數(shù)】：46 頁(yè)

【學(xué)位級(jí)別】：碩士

【部分圖文】：

DRAM操作時(shí)序

圖2.1DRAM的芯片最小尺寸和容量對(duì)于半導(dǎo)體生產(chǎn)企業(yè)來(lái)說(shuō)，每片晶圓的生產(chǎn)成本其實(shí)差別不大，關(guān)于每片晶圓上能夠得到多少的合格的芯片。所以，對(duì)于同一個(gè)產(chǎn)特征尺寸進(jìn)行生產(chǎn)，最后在晶圓上就能夠得到更多的芯片，從而降片的成本，進(jìn)而贏得市場(chǎng)競(jìng)爭(zhēng)力，爭(zhēng)取到更多的客戶。2OO，父弄心父X小匕‘洛丫!枷泌﹃廠石被︸紛C川l銜侖a__一扣卜︵N仁35幾4雌繃e黝陀翻月口-一廠Z了瓣獷豁|認(rèn)好公﹄哎一一合O622001黔認(rèn)案啟‘/、產(chǎn)心洲策，朋姍幼咖粉200卜飛_二刁磊參”_一洲一號(hào)94儀七E︶哎囂璐史O心一，聶.“妙矜艦，穆從O乃O_未~二一~~一~斜娜認(rèn);以從2倪縱O力乏O‘25

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