發(fā)布時間：2021-07-05 09:25

　　如今單純通過提高主頻來提升單核CPU芯片性能的難度急劇增加,這種狀況催生了多核架構(gòu)。雖然多核很大程度上解決了單核所面臨的困擾,但隨著核的數(shù)目增多,其依賴于總線方式的通信架構(gòu)也帶來了新的瓶頸。NoC（片上網(wǎng)絡(luò)）技術(shù)正是在這個背景下提出的,它借鑒計算機互聯(lián)網(wǎng)的特點,為多核CPU系統(tǒng)提供了可以取代總線的全新通信架構(gòu),從根本上解決其延時、能耗與擴展性問題。本文首先通過對NoC各項關(guān)鍵技術(shù)的研究與比較,為NoC多核架構(gòu)選擇了合適的拓撲結(jié)構(gòu),并對系統(tǒng)的交換網(wǎng)絡(luò)和資源節(jié)點各模塊結(jié)構(gòu)以及通信協(xié)議模型進行了設(shè)計;其次,在經(jīng)典XY路由算法的基礎(chǔ)上改進出一種具備擁塞應(yīng)對機制和容錯能力的路由算法并驗證了改進效果;最終在Altera FPGA硬件平臺上搭建了一個基于2D-Mesh拓撲結(jié)構(gòu)的4×4 NoC同構(gòu)多核處理器系統(tǒng)（16個資源節(jié)點均為結(jié)構(gòu)相同的NiosⅡ單核SOPC）并完成了系統(tǒng)的性能測試實驗。實驗結(jié)果表明:該16核NoC系統(tǒng)滿足實現(xiàn)節(jié)點間數(shù)據(jù)傳輸與處理的要求,包含3個52bits微片的數(shù)據(jù)包在片上的傳輸速率可達214.4kPackets/s。 

【文章來源】：長春理工大學(xué)吉林省

【文章頁數(shù)】：60 頁

【學(xué)位級別】：碩士

【文章目錄】：
摘要
ABSTRACT
第一章 緒論
    1.1 研究背景及意義
        1.1.1 單核到多核的發(fā)展
        1.1.2 多核處理器遇到的技術(shù)瓶頸
        1.1.3 NoC（片上網(wǎng)絡(luò)）技術(shù)
    1.2 國內(nèi)外相關(guān)領(lǐng)域研究現(xiàn)狀
        1.2.1 多核處理器的國際研究現(xiàn)狀
        1.2.2 NoC的國內(nèi)外研究現(xiàn)狀
    1.3 論文內(nèi)容安排
第二章 片上網(wǎng)絡(luò)相關(guān)理論
    2.1 片上網(wǎng)絡(luò)基本概念
    2.2 片上網(wǎng)絡(luò)主要關(guān)鍵技術(shù)
        2.2.1 片上網(wǎng)絡(luò)的拓撲結(jié)構(gòu)
        2.2.2 路由算法
        2.2.3 片上網(wǎng)絡(luò)的包交換技術(shù)
    2.3 流控制技術(shù)
    2.4 本章小結(jié)
第三章 NoC多核系統(tǒng)體系架構(gòu)設(shè)計
    3.1 NoC多核處理器系統(tǒng)平臺架構(gòu)概述
    3.2 NoC拓撲結(jié)構(gòu)交換節(jié)點設(shè)計
        3.2.1 交換節(jié)點結(jié)構(gòu)設(shè)計
        3.2.2 交換節(jié)點的邏輯分流設(shè)計
    3.3 NoC拓撲結(jié)構(gòu)資源節(jié)點設(shè)計
        3.3.1 資源網(wǎng)絡(luò)接口
        3.3.2 IP核處理器
        3.3.3 片上通訊總線
        3.3.4 IP核處理器的存儲器及外設(shè)
    3.4 片上網(wǎng)絡(luò)的通信協(xié)議
    3.5 本章總結(jié)
第四章 NoC多核架構(gòu)的路由算法設(shè)計
    4.1 算法設(shè)計原理與思路
        4.1.1 算法設(shè)計中的相關(guān)定義
        4.1.2 算法設(shè)計思路
    4.2 可感知與控制擁塞的偏轉(zhuǎn)容錯路由算法實現(xiàn)描述
    4.3 算法仿真及結(jié)果分析
        4.3.1 設(shè)置仿真環(huán)境
        4.3.2 試驗方法
        4.3.3 仿真結(jié)果分析與性能比較
    4.4 本章總結(jié)
第五章 基于NoC的多核處理器系統(tǒng)硬件實現(xiàn)
    5.1 開發(fā)環(huán)境
        5.1.1 硬件平臺
        5.1.2 軟件平臺
    5.2 NoC交換網(wǎng)絡(luò)搭建
        5.2.1 節(jié)點FIFO緩存模塊設(shè)計
        5.2.2 路由單元設(shè)計
        5.2.3 仲裁單元設(shè)計
        5.2.4 交換開關(guān)設(shè)計
        5.2.5 NoC交換網(wǎng)絡(luò)的連接
    5.3 資源節(jié)點的設(shè)計與實現(xiàn)
        5.3.1 資源網(wǎng)絡(luò)接口實現(xiàn)
        5.3.2 NiosⅡ軟核處理器介紹
        5.3.3 Avalon總線介紹
        5.3.4 NiosⅡ單核SOPC生成
    5.4 資源節(jié)點與NoC交換網(wǎng)絡(luò)的掛接
        5.4.1 資源網(wǎng)絡(luò)接口的信號分配
        5.4.2 Avalon總線時序設(shè)定
    5.5 系統(tǒng)測試及結(jié)果分析
        5.5.1 試驗設(shè)置
        5.5.2 試驗結(jié)果分析
    5.6 本章總結(jié)
第六章 總結(jié)與展望
    6.1 論文總結(jié)
    6.2 工作展望
參考文獻
致謝


【參考文獻】：
期刊論文
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[7]片上網(wǎng)絡(luò)（NoC）的關(guān)鍵技術(shù)研究及FPGA驗證[D]. 董光普.電子科技大學(xué) 2011
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本文編號：3265811