并行總線PATA從設(shè)計至今已快20年歷史,如今它的缺陷已經(jīng)嚴(yán)重阻礙了系統(tǒng)性能的進(jìn)一步提高,已被串行ATA（Serial ATA）即SATA總線所取代。SATA作為新一代磁盤接口總線,采用點(diǎn)對點(diǎn)方式進(jìn)行數(shù)據(jù)傳輸,內(nèi)置數(shù)據(jù)/命令校驗單元,支持熱插拔,具有150MB/s（SATA 1.0）或300MB/s（SATA 2.0）的傳輸速度。目前SATA已在存儲領(lǐng)域廣泛應(yīng)用,但國內(nèi)尚無獨(dú)立研發(fā)的面向FPGA的SATA IP CORE,在這樣的條件下設(shè)計面向FPGA應(yīng)用的SATA IP CORE具有重要的意義。本論文對協(xié)議進(jìn)行了詳細(xì)的分析,建立了SATA IP CORE的層次結(jié)構(gòu),將設(shè)備端SATA IP CORE劃分成應(yīng)用層、傳輸層、鏈路層和物理層;介紹了實現(xiàn)該IP CORE所選擇的開發(fā)工具、開發(fā)語言和所選用的芯片;在此基礎(chǔ)上著重闡述協(xié)議IP CORE的設(shè)計,并對各個部分的設(shè)計予以分別闡述,并編碼實現(xiàn);最后進(jìn)行綜合和測試。采用FPGA集成硬核RocketIO MGT（RocketIO Multi-Gigabit Transceiver）實現(xiàn)了1.5Gbps的串行傳輸鏈路;設(shè)計滿足協(xié)議需求、適合FPG... 

【文章來源】：湖南大學(xué)湖南省 211工程院校 985工程院校 教育部直屬院校

【文章頁數(shù)】：78 頁

【學(xué)位級別】：碩士

【部分圖文】：

高速串行鏈路模例化接口3.2.2OOB控制模塊

圖3.10 8B/10B基本編碼單元例化路8B/10B編碼器并行工作，其中一路的解碼單元的CRD輸出延遲了一個時鐘周期byte_ptr進(jìn)行數(shù)據(jù)合并，形成32位數(shù)據(jù)流，單元實現(xiàn)對控制字符K28.3和K28.5的檢測8b/10bencoder8b/10bencoderdec_k_char高10低109:0]CRDCRDp數(shù)據(jù)合并ptr16 32dec_

圖3.12 8B/10B基本解碼單元例化3.2 CRC-32 實現(xiàn)對于每一次幀傳輸，都必須插入 CRC 校驗值。CRC 是跟隨在數(shù)據(jù)串之后， EOFp 之前，CRC 校驗范圍覆蓋幀傳輸?shù)?SOFp 與 EOFp 基元之間所有數(shù)據(jù)，包含插入基元字符。SATA 協(xié)議規(guī)定使用 CRC-32 算法，并在協(xié)議附錄中提供種參考計算模型，CRC 邏輯并行運(yùn)算的具體算法請參考協(xié)議附錄。CRC 校驗成過程：首先輸入 32 位數(shù)據(jù)與校驗碼寄存器內(nèi)數(shù)據(jù)做異或運(yùn)算，然后再進(jìn)C 邏輯運(yùn)算，計算結(jié)果通過校驗碼寄存器輸出，整個計算在一個時鐘內(nèi)完成本設(shè)計中復(fù)位后校驗碼寄存器初始值為 0X52325032，協(xié)議中給出了一組測據(jù)：0X00308027 0XE1234567 0X00000000 0X00000001 0X00000000正確的計算結(jié)果為：0XEA8857F8整個計算邏輯的仿真結(jié)果如圖 3.13 所示。

【參考文獻(xiàn)】：
期刊論文
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碩士論文
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本文編號：3252539