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基于FPGA的32位軟核處理器的設(shè)計與實現(xiàn)

發(fā)布時間:2017-04-24 12:17

  本文關(guān)鍵詞:基于FPGA的32位軟核處理器的設(shè)計與實現(xiàn),由筆耕文化傳播整理發(fā)布。


【摘要】:微處理器是計算機系統(tǒng)的核心部件,它的性能決定了計算機的整體性能。而微處理器的設(shè)計在計算機發(fā)展領(lǐng)域的地位非常重要。如何設(shè)計高性能的微處理器一直是設(shè)計者們探討的課題。MIPS是流行的一種RISC處理器,適宜設(shè)計流水線微處理器。它的工作原理是用軟件的辦法解決流水線中的相關(guān)問題。 首先闡述了MIPS指令集的特點。其次,描述了該微處理器中設(shè)計的共包含21條常用指令的格式與功能。根據(jù)MIPS五級流水線的設(shè)計思路以及指令執(zhí)行過程中的所經(jīng)過的五個階段,詳細描述了微處理器的各個階段內(nèi)各模塊的內(nèi)部功能,以便對后續(xù)的整體設(shè)計提供邏輯功能的支持。本文還提出了在設(shè)計流水線過程中所涉及的各類數(shù)據(jù)相關(guān)問題的解決辦法。在完成所有的子模塊以及數(shù)據(jù)通路設(shè)計之后,進而對32位微處理器進行整合設(shè)計。在各模塊設(shè)計完成之后,采用FPGA驗證工具對設(shè)計進行仿真和驗證,測試波形表明了設(shè)計功能的正確性。最后,將每個測試文件下載至FPGA開發(fā)板上得以驗證。本文是在研究32位微處理器內(nèi)部結(jié)構(gòu)以及MIPS指令集的基礎(chǔ)之上,在Altera公司QuartusII和Modelsim軟件的開發(fā)環(huán)境中,采用VHDL語言完成的32位微處理器的研究與設(shè)計,硬件開發(fā)板采用的是Cycloneii FPGA開發(fā)板,通過驗證結(jié)果表明,本文中所設(shè)計的微處理器滿足設(shè)計的目標要求,其最高時鐘頻率達到了25.32MHz。
【關(guān)鍵詞】:微處理器 MIPS 流水線 VHDL
【學位授予單位】:河北工業(yè)大學
【學位級別】:碩士
【學位授予年份】:2014
【分類號】:TP332
【目錄】:
  • 摘要5-6
  • ABSTRACT6-9
  • 第一章 緒論9-13
  • 1.1 課題的意義9
  • 1.2 微處理器的國內(nèi)外發(fā)展研究現(xiàn)狀9-10
  • 1.3 課題研究內(nèi)容10-11
  • 1.4 課題研究目標11
  • 1.5 文章架構(gòu)11-13
  • 第二章 主要設(shè)計技術(shù)介紹13-17
  • 2.1 并行設(shè)計技術(shù)--流水線13
  • 2.2 課題設(shè)計流程13-16
  • 2.2.1 FPGA 設(shè)計流程13-14
  • 2.2.2 自頂向下設(shè)計14-15
  • 2.2.3 課題設(shè)計流程15-16
  • 2.3 本章小結(jié)16-17
  • 第三章 32 位微處理器指令體系設(shè)計17-23
  • 3.1 MIPS 指令集簡介17-18
  • 3.1.1 MIPS 指令集的特點17
  • 3.1.2 MIPS 指令集格式17-18
  • 3.2 指令系統(tǒng)功能的設(shè)計18-20
  • 3.3 指令尋址方式20-21
  • 3.4 本章小結(jié)21-23
  • 第四章 32 位微處理器系統(tǒng)結(jié)構(gòu)設(shè)計23-49
  • 4.1 32 位微處理器總體設(shè)計結(jié)構(gòu)23
  • 4.2 微處理器五級流水線劃分23-24
  • 4.3 取指令(IF)階段設(shè)計24-28
  • 4.3.1 指令寄存器設(shè)計24-25
  • 4.3.2 程序計數(shù)器設(shè)計25-27
  • 4.3.3 地址計算器設(shè)計27-28
  • 4.3.4 取指令階段模塊結(jié)構(gòu)28
  • 4.4 譯碼(ID)階段設(shè)計28-34
  • 4.4.1 控制器設(shè)計29-32
  • 4.4.2 寄存器設(shè)計32-33
  • 4.4.3 數(shù)據(jù)選擇器 mux_wrd 設(shè)計33-34
  • 4.4.4 譯碼階段模塊結(jié)構(gòu)34
  • 4.5 執(zhí)行階段(EXE)設(shè)計34-42
  • 4.5.1 運算器設(shè)計35-40
  • 4.5.2 數(shù)據(jù)選擇器 mux_alu1 與 mux_alu2 設(shè)計40-41
  • 4.5.3 執(zhí)行階段模塊結(jié)構(gòu)41-42
  • 4.6 訪存階段(MEM)設(shè)計42-43
  • 4.7 回寫階段(WB)設(shè)計43-45
  • 4.7.1 數(shù)據(jù)選擇器 mux_a 設(shè)計43-44
  • 4.7.2 數(shù)據(jù)選擇器 mux_pcalu 設(shè)計44
  • 4.7.3 回寫階段模塊結(jié)構(gòu)44-45
  • 4.8 32 位微處理器模塊整合設(shè)計45-46
  • 4.9 流水線設(shè)計中的相關(guān)問題及解決辦法46-48
  • 4.9.1 結(jié)構(gòu)相關(guān)46-47
  • 4.9.2 數(shù)據(jù)相關(guān)47
  • 4.9.3 控制相關(guān)47-48
  • 4.10 本章小結(jié)48-49
  • 第五章 32 位微處理器 FPGA 驗證49-55
  • 5.1 微處理器的驗證工具49
  • 5.2 FPGA 驗證49-53
  • 5.2.1 布局布線49-50
  • 5.2.2 時序仿真驗證50-53
  • 5.3 本章小結(jié)53-55
  • 第六章 結(jié)論55-57
  • 參考文獻57-59
  • 攻讀學位期間所取得的相關(guān)科研成果59-61
  • 致謝61-62

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10 葉霞;產(chǎn)品數(shù)據(jù)管理系統(tǒng)設(shè)計與開發(fā)[D];南京理工大學;2002年


  本文關(guān)鍵詞:基于FPGA的32位軟核處理器的設(shè)計與實現(xiàn),由筆耕文化傳播整理發(fā)布。

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本文編號:324212

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