相對(duì)于并行總線,串行總線具有結(jié)構(gòu)簡(jiǎn)單的優(yōu)點(diǎn)。近年來(lái)人們對(duì)系統(tǒng)功能和性能的需求不斷增長(zhǎng)使得處理器需要的外設(shè)越來(lái)越多,這時(shí)串行總線相比于并行總線結(jié)構(gòu)簡(jiǎn)單這一優(yōu)點(diǎn)就逐漸顯現(xiàn)出來(lái)了,因此應(yīng)用范圍也越來(lái)越廣泛。SPI （Serial Peripheral Interface）串行外設(shè)接口總線是一種3線同步全雙工串行通信接口總線,在很多新型器件如LCD模塊、FLASH、EEPROM存儲(chǔ)器、數(shù)據(jù)輸入、輸出設(shè)備上都采用了SPI接口。但是在很多場(chǎng)合,微控制器或微處理器本身又不具有SPI接口,給數(shù)據(jù)傳輸帶來(lái)不便。在FPGA技術(shù)發(fā)展迅速的時(shí)代,解決這個(gè)問(wèn)題最方便的辦法就是集成一個(gè)SPI核到芯片上。本文的工作就是根據(jù)業(yè)界通用的SPI總線的標(biāo)準(zhǔn),設(shè)計(jì)一種可復(fù)用的高速SPI總線。設(shè)計(jì)過(guò)程中很多變量都采用參數(shù)形式,具體應(yīng)用于工程實(shí)踐時(shí)根據(jù)實(shí)際需要更改參數(shù)即可,充分體現(xiàn)了可復(fù)用性。由于SPI本身沒(méi)有應(yīng)答機(jī)制,對(duì)傳輸時(shí)序要求比較嚴(yán)格,所以就需要一個(gè)穩(wěn)定可靠的同步時(shí)鐘。針對(duì)這種需要,本文工作中特別設(shè)計(jì)了一個(gè)對(duì)奇偶分頻分別考慮的時(shí)鐘生成模塊提供可靠的同步串行時(shí)鐘。執(zhí)行串并轉(zhuǎn)換功能的數(shù)據(jù)傳輸模塊結(jié)構(gòu)簡(jiǎn)單,消耗硬件資源少,但卻... 

【文章來(lái)源】：河南大學(xué)河南省

【文章頁(yè)數(shù)】：76 頁(yè)

【學(xué)位級(jí)別】：碩士

【部分圖文】：

圖3-4時(shí)鐘相位置0時(shí)的時(shí)序[4]

產(chǎn)生時(shí)鐘信號(hào)。時(shí)鐘信號(hào) SCK 從無(wú)效到有效的第一個(gè)時(shí)鐘沿會(huì)引起主設(shè)設(shè)備都輸出數(shù)據(jù)寄存器中的最高有效位 MSB。如圖 3-6 所示，在模式 0 和 1 里沒(méi)有那半個(gè)時(shí)鐘周期的延遲，在第期一開(kāi)始時(shí)鐘信號(hào)就立刻改變它的電平。輸入線上的數(shù)據(jù)在時(shí)鐘信號(hào)由為無(wú)效的時(shí)鐘沿（如果 CPOL=0 就是下降沿，如果 CPOL＝1 就是上升沿

5.1 仿真驗(yàn)證的必要性以往邏輯仿真是和后端設(shè)計(jì)分開(kāi)的，即邏輯仿真沒(méi)有考慮到后端的物理情況。這時(shí)如果后端發(fā)現(xiàn)問(wèn)題可以修改前面的 HDL 代碼，再進(jìn)行仿真，如此迭代，最后滿足設(shè)計(jì)要求。但是這種仿真方法不再滿足目前 SoC 設(shè)計(jì)。因?yàn)楫?dāng)功能仿真通過(guò)后，后端不能滿足設(shè)計(jì)要求時(shí)，由于 SoC 的千萬(wàn)門級(jí)電路，不可能再去修改代碼，再修改布局布線等，否則花費(fèi)的時(shí)間太長(zhǎng)了。因此，業(yè)界推出了物理綜合工具，在功能仿真時(shí)期即將后端的物理因素加以考慮，以減少設(shè)計(jì)迭代次數(shù)[2-3]。5.2 仿真驗(yàn)證結(jié)果整個(gè)設(shè)計(jì)完成后，用 Mentor Graphics 公司的 ModelSim SE PLUS 6.0d 仿真驗(yàn)證，下面分別是傳輸 8 位，16 位，64 位，128 位的仿真波形。


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