為了降低數(shù)據(jù)中心網(wǎng)絡的延遲和功耗,設計了一種超低延遲的控制平面,包括2個FPGA板,由分立光學元件組成的一個2×2縱橫式光交換機。通過高速調(diào)度和在并行波分復用信道上的預測性分組傳輸,實現(xiàn)了納秒級的分組交換。為了縮短關鍵路徑,提出了一種兩階段分配電路設計,將仲裁和新授權的生成分為兩個流水線階段;以并行的方式分別執(zhí)行新的服務器請求和來自交換機的緩沖器請求。所提設計在32×32的縱橫式光交換機上進行實驗,結果表明,在全容量下保持低于10μs的平均端到端延遲,實現(xiàn)55. 2 ns的最小端到端延遲。 

【文章來源】：兵器裝備工程學報. 2020,41(05)北大核心

【文章頁數(shù)】：5 頁

【部分圖文】：

調(diào)度器處捕捉到的控制進程計時曲線

1)控制路徑信號。當調(diào)度器將交換機輸出端口依次授權至兩個網(wǎng)絡接口時，其控制進程計時曲線如圖6，可以看出，來自兩個網(wǎng)絡接口(探針C0和C1)的請求以固定時間差到達調(diào)度器。由于在每個網(wǎng)絡接口處生成的請求的寬度為12.8 ns，一些請求可能會被寄存兩次(取決于相對調(diào)度器時鐘邊沿的到達時間)。此處，調(diào)度器將輸出端口(探針C4和C5)授權至最先請求的網(wǎng)絡接口，然后在下一個調(diào)度輪中將端口授權至另一個接口。來自兩個網(wǎng)絡接口的請求之間的最小間隔為。在運行在調(diào)度器時鐘周期的ILA上，最小請求間隔為。2)數(shù)據(jù)路徑信號。實驗表明:來自不同網(wǎng)絡接口的數(shù)據(jù)包之間的最小時間間隔為32 ns，主要源自控制平面的異步性。由此，吞吐量為(6.4/32)×100%=20%。利用同步的控制平面，來自不同源的數(shù)據(jù)包以Tscheduler為間隔，則最大吞吐量為(Tscheduler-tswitch)/Tscheduler×100=69%。

圖8給出了50%負載下，兩種分配電路的數(shù)據(jù)包端到端延遲的累積分布。在10μs的窗口上，兩種設計均以最小端到端延遲成功接收10%以上的數(shù)據(jù)包。單階段分配電路的平均端到端延遲為172.5 ns。在該延遲數(shù)值下，兩階段分配電路提升了27%的分組交換量。此外，對于單階段和兩階段分配電路，95%的數(shù)據(jù)包分別在71.2～377.5 ns范圍和55.2～219.6 ns的范圍內(nèi)接收，兩階段分配設計降低了158.6 ns的最長可能延遲。3 結論

【參考文獻】：
期刊論文
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碩士論文
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本文編號：3231021