隨著半導(dǎo)體制造工藝和集成電路設(shè)計能力的不斷提高,人們已經(jīng)能夠把包括處理器、存儲器、模擬電路、接口邏輯甚至射頻電路集成到一個芯片上,形成所謂的SoC（系統(tǒng)級芯片）。資料表明,作為SoC重要組成部分的嵌入式存儲器,在SoC中所占的比重（面積）逐年增加,由1999年平均20%的芯片面積上升到2007年60-70%乃至2014年的90%的面積。由此可見,嵌入式存儲器的優(yōu)劣對整個芯片系統(tǒng)來說至關(guān)重要。嵌入式靜態(tài)隨機存儲器（eSRAM）由于其功耗低、速度快、性能穩(wěn)定等優(yōu)點而成為嵌入式存儲器中不可或缺的重要組成部分,它在改善系統(tǒng)性能、提高芯片可靠性、降低成本與功耗等方面都起到了積極的作用。本文主要以一個128Kbit（4Kx32位）嵌入式靜態(tài)存儲器的設(shè)計為例,對低功耗嵌入式SRAM的設(shè)計進行了闡述。該存儲器采用了先進的65nm制作工藝。設(shè)計中采用了SCL（source-coupled-logic）結(jié)構(gòu)的動態(tài)CMOS譯碼電路、脈沖信號技術(shù)、鎖存型電壓靈敏放大器、Power Gating、存儲陣列分割等先進技術(shù)。SCL動態(tài)CMOS譯碼電路不僅加快了譯碼速度,而且相對于傳統(tǒng)的譯碼電路來說面積要小得多；脈沖... 

【文章來源】：復(fù)旦大學上海市 211工程院校 985工程院校 教育部直屬院校

【文章頁數(shù)】：64 頁

【學位級別】：碩士

【文章目錄】：
摘要
Abstract
第一章 緒論
    1.1 課題的研究意義
    1.2 嵌入式存儲器的分類及特點
    1.3 嵌入式存儲器的優(yōu)勢
    1.4 嵌入式SRAM的基本結(jié)構(gòu)和工作原理
    1.5 嵌入式SRAM的功耗來源及延時
    1.6 嵌入式SRAM面臨的挑戰(zhàn)
    1.7 課題的主要工作及技術(shù)要點
第二章 低功耗嵌入式SRAM的電路設(shè)計
    2.1 設(shè)計要求
    2.2 嵌入式SRAM的存儲陣列架構(gòu)設(shè)計
    2.3 存儲單元的研究
        2.3.1 靜態(tài)六管存儲單元的研究
        2.3.2 靜態(tài)六管單元的設(shè)計考慮
        2.3.3 靜態(tài)六管單元的低功耗設(shè)計
    2.4 靈敏放大器的研究
        2.4.1 鎖存型電壓靈敏放大器
    2.5 SCL動態(tài)CMOS高速譯碼電路的研究
        2.5.1 SCL動態(tài)CMOS NOR/OR門的研究
        2.5.2 SCL動態(tài)CMOS高速行譯碼電路設(shè)計
    2.6 分級位線(Divided Bitline)技術(shù)
    2.7 脈沖信號技術(shù)
    2.8 時鐘產(chǎn)生電路以及自時序的研究
    2.9 輸入輸出緩沖單元
    2.10 靜態(tài)功耗控制單元
    2.11 小結(jié)
第三章 低功耗嵌入式SRAM的版圖設(shè)計
    3.1 模塊劃分(partition)
    3.2 版圖的整體布局(floor-plan)
        3.2.1 嵌入式SRAM存儲單元的版圖
        3.2.2 存儲陣列的布局
        3.2.3 字線譯碼陣列布局
        3.2.4 列選擇及靈敏放大電路的布局
        3.2.5 控制電路的布局
    3.3 信號線布局(signal-plan)
    3.4 電源網(wǎng)絡(luò)的布局(power-plan)
    3.5 版圖的驗證
    3.6 小結(jié)
第四章 低功耗嵌入式SRAM的仿真
    4.1 eSRAM的仿真流程
    4.2 eSRAM的仿真結(jié)果
    4.3 小結(jié)
第五章 總結(jié)
參考文獻目錄
致謝


【參考文獻】：
期刊論文
[1]嵌入式存儲器發(fā)展現(xiàn)狀[J]. 薛霆,李紅.  中國集成電路. 2007(10)
[2]嵌入式存儲器面面觀[J]. 汪東.  今日電子. 2005(12)

博士論文
[1]嵌入式SRAM性能模型與優(yōu)化[D]. 顧明.東南大學 2006

碩士論文
[1]高速低功耗嵌入式SRAM的設(shè)計與優(yōu)化[D]. 呂韜.國防科學技術(shù)大學 2009



本文編號：3203078