本文關(guān)鍵詞：基于MIPS64指令子集的RISC處理器的設(shè)計(jì)與實(shí)現(xiàn)，，由筆耕文化傳播整理發(fā)布。

【摘要】：MIPS是世界上很流行的一種RISC處理器,它采用精簡(jiǎn)指令系統(tǒng)來(lái)設(shè)計(jì)芯片。和英特爾采用的復(fù)雜指令系統(tǒng)相比,RISC具有設(shè)計(jì)更簡(jiǎn)單、設(shè)計(jì)周期更短等優(yōu)點(diǎn),并可以應(yīng)用更多先進(jìn)的技術(shù),開發(fā)更快的下一代處理器。MIPS處理器在嵌入式領(lǐng)域得到了廣泛的應(yīng)用,因此設(shè)計(jì)更加高效的MIPS處理器有著重要的實(shí)用價(jià)值和經(jīng)濟(jì)意義。本文以MIPS處理器作為研究對(duì)象,以提高處理器的性能為目標(biāo),主要實(shí)現(xiàn)了具有六級(jí)流水線的64位MIPS處理器。具體工作包含以下方面:第一,研究了MIPS64指令集與MIPS32指令集的兼容性問(wèn)題。分析了傳統(tǒng)的五級(jí)流水線處理器的時(shí)序瓶頸,提出六級(jí)流水線處理器的設(shè)計(jì)思路。對(duì)六級(jí)流水線處理器中的數(shù)據(jù)沖突和控制沖突的問(wèn)題進(jìn)行簡(jiǎn)要描述,并給出解決方案,最終基于MIPS64指令集的子集實(shí)現(xiàn)一個(gè)完整的六級(jí)流水線的MIPS處理器。第二,在Modelsim中使用設(shè)計(jì)好的指令序列對(duì)處理器進(jìn)行功能仿真。采用Quartus II對(duì)處理器設(shè)計(jì)進(jìn)行邏輯綜合。處理器最終在Altera公司的DE2開發(fā)板上運(yùn)行測(cè)試。經(jīng)驗(yàn)證,該處理器設(shè)計(jì)合理、功能正確,在DE2開發(fā)板上的時(shí)鐘頻率可達(dá)81.7MHZ。第三,研究了cache的結(jié)構(gòu),提出了兩級(jí)數(shù)據(jù)cache和指令cache的設(shè)計(jì)思路,并對(duì)cache的工作原理和狀態(tài)轉(zhuǎn)換進(jìn)行了詳細(xì)論述。
【關(guān)鍵詞】：RISC體系結(jié)構(gòu) MIPS處理器 六級(jí)流水線 cache
【學(xué)位授予單位】：南京航空航天大學(xué)
【學(xué)位級(jí)別】：碩士
【學(xué)位授予年份】：2015
【分類號(hào)】：TP332
【目錄】：

• 摘要4-5
• ABSTRACT5-12
• 第一章 緒論12-20
• 1.1 研究背景12-13
• 1.2 研究現(xiàn)狀13-16
• 1.2.1 RISC處理器和CISC處理器13-15
• 1.2.2 MIPS處理器15-16
• 1.3 基于FPGA的設(shè)計(jì)流程16-18
• 1.4 本文的主要內(nèi)容和貢獻(xiàn)18
• 1.5 論文結(jié)構(gòu)18-20
• 第二章 MIPS處理器相關(guān)技術(shù)20-29
• 2.1 馮·諾伊曼結(jié)構(gòu)和哈佛結(jié)構(gòu)20-21
• 2.2 MIPS指令集21-23
• 2.2.1 MIPS指令格式21-22
• 2.2.2 MIPS指令分類22
• 2.2.3 MIPS指令尋址方式22-23
• 2.3 流水線技術(shù)23-25
• 2.3.1 處理器中的流水線技術(shù)23-24
• 2.3.2 流水線中的問(wèn)題24-25
• 2.4 高速緩存（cache）技術(shù)25-28
• 2.4.1 cache的映射方式26-27
• 2.4.2 cache的寫操作策略27-28
• 2.5 本章小結(jié)28-29
• 第三章 64位MIPS處理器的設(shè)計(jì)與實(shí)現(xiàn)29-49
• 3.1 64位MIPS處理器指令集29
• 3.2 流水線處理器階段的劃分29-32
• 3.3 流水線處理器中沖突的解決方法32-37
• 3.3.1 數(shù)據(jù)沖突的解決方法32-35
• 3.3.2 控制沖突的解決方法35-37
• 3.4 處理器數(shù)據(jù)通路的部件設(shè)計(jì)37-48
• 3.4.1 取指階段的部件設(shè)計(jì)37-38
• 3.4.2 譯碼階段的部件設(shè)計(jì)38-41
• 3.4.3 選擇階段的部件設(shè)計(jì)41-44
• 3.4.4 執(zhí)行階段的部件設(shè)計(jì)44-47
• 3.4.5 訪存階段的部件設(shè)計(jì)47
• 3.4.6 寫回階段的部件設(shè)計(jì)47-48
• 3.5 本章小結(jié)48-49
• 第四章 處理器的驗(yàn)證49-61
• 4.1 驗(yàn)證工具及平臺(tái)介紹49-50
• 4.2 系統(tǒng)功能仿真50-54
• 4.3 重要模塊綜合54-58
• 4.3.1 控制模塊的綜合54-56
• 4.3.2 數(shù)據(jù)通路模塊綜合56-58
• 4.4 板級(jí)驗(yàn)證與系統(tǒng)性能58-60
• 4.4.1 板級(jí)驗(yàn)證58-60
• 4.4.2 系統(tǒng)性能60
• 4.5 本章小結(jié)60-61
• 第五章 高速緩存的設(shè)計(jì)61-70
• 5.1 高速緩存的整體架構(gòu)61-62
• 5.2 高速緩存的具體設(shè)計(jì)62-68
• 5.2.1 一級(jí)指令cache設(shè)計(jì)62-64
• 5.2.2 一級(jí)數(shù)據(jù)cache設(shè)計(jì)64-65
• 5.2.3 二級(jí)指令cache和二級(jí)數(shù)據(jù)cache的設(shè)計(jì)65-68
• 5.3 高速緩存對(duì)指令執(zhí)行的影響68-69
• 5.3.1 一級(jí)指令cache缺失對(duì)處理器的影響68
• 5.3.2 一級(jí)數(shù)據(jù)cache缺失對(duì)處理器的影響68-69
• 5.4 本章小結(jié)69-70
• 第六章 總結(jié)與展望70-71
• 6.1 總結(jié)70
• 6.2 展望70-71
• 參考文獻(xiàn)71-75
• 致謝75-76
• 在學(xué)期間的研究成果及發(fā)表的學(xué)術(shù)論文76

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