隨著微電子技術的發(fā)展和集成電路制造工藝的進步,網(wǎng)絡處理器體系結構的設計研究正朝著片上多核系統(tǒng)集成方向發(fā)展。并行多線程結構的可編程數(shù)據(jù)處理單元由于其處理效率高以及功耗低等優(yōu)點已成為網(wǎng)絡處理器數(shù)據(jù)通道處理的研究熱點。本論文重點研究了用于多線程處理器結構的低開銷硬件多線程技術。通過采用由指令觸發(fā)的顯式硬件線程觸發(fā)方式,實現(xiàn)了硬件線程切換的非搶占性,提高了處理器的硬件線程觸發(fā)效率;利用基于信號喚醒機制的非搶占式多線程技術,使得每個線程切換的開銷能夠最小降低到零開銷,并且最大限度提高每個線程的執(zhí)行效率。線程喚醒采用了線程輪轉優(yōu)先級與信號喚醒機制相結合的方式,使得線程被喚醒的時延達到最小。本論文設計的硬件多線程處理器是在一個標準的5級流水線RISC處理器基礎上進行改進得到,通過在標準RISC處理器上添加線程切換主模塊以及相關的狀態(tài)和數(shù)據(jù)保存寄存器進行實現(xiàn),提高了處理器的數(shù)據(jù)處理效率。整個設計采用Verilog硬件描述語言進行實現(xiàn),并在FPGA平臺上完成了多線程處理器的并行工作的驗證與性能分析。 

【文章來源】：西安電子科技大學陜西省 211工程院校 教育部直屬院校

【文章頁數(shù)】：80 頁

【學位級別】：碩士

【文章目錄】：
摘要
Abstract
第一章 引言
    1.1 網(wǎng)絡處理器概述
    1.2 硬件多線程技術的發(fā)展
    1.3 論文的主要工作及安排
第二章 網(wǎng)絡處理器體系結構
    2.1 網(wǎng)絡處理器的典型結構
        2.1.1 加強型RISC 處理器
        2.1.2 用同構處理器組成流水線
        2.1.3 大規(guī)模的和多樣性的處理器
    2.2 XDNP 網(wǎng)絡處理器體系結構
    2.3 可編程數(shù)據(jù)處理單元結構
    2.4 數(shù)據(jù)通道處理單元的硬件多線程技術
    2.5 本論文實現(xiàn)的硬件多線程的特點
    2.6 本章小結
第三章 硬件多線程的線程切換解決方案
    3.1 硬件線程切換模塊的總體設計
    3.2 硬件線程切換的現(xiàn)場保護機制
        3.2.1 線程狀態(tài)的保持
        3.2.2 線程數(shù)據(jù)的保持
    3.3 事件信號的設計
        3.3.1 事件信號分類
        3.3.2 事件信號格式
    3.4 主動式的線程切換
        3.4.1 硬件線程的狀態(tài)轉換關系
        3.4.2 主動式線程切換原理
    3.5 基于事件信號的線程喚醒機制
    3.6 線程切換的仲裁策略與算法實現(xiàn)
        3.6.1 線程切換的仲裁策略
        3.6.2 線程仲裁的算法實現(xiàn)
    3.7 硬件多線程切換模塊的設計實現(xiàn)
        3.7.1 如何在RISC 流水線上進行集成
        3.7.2 零開銷線程切換的實現(xiàn)
    3.8 本章小結
第四章 仿真驗證和性能分析
    4.1 基于FPGA 仿真驗證技術簡介
        4.1.1 仿真與驗證技術概述
        4.1.2 FPGA 仿真驗證流程
    4.2 硬件多線程技術的FPGA 驗證
        4.2.1 驗證平臺的搭建
        4.2.2 IP 的替換
        4.2.3 可編程數(shù)據(jù)處理單元初始化配置
        4.2.4 測試向量的加載
        4.2.5 多線程技術的驗證
    4.3 驗證結果與性能分析
    4.4 本章小結
第五章 結束語
致謝
參考文獻
研究成果


【參考文獻】：
期刊論文
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碩士論文
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本文編號：3165896