隨著微電子技術(shù)的發(fā)展和集成電路制造工藝的進(jìn)步,網(wǎng)絡(luò)處理器體系結(jié)構(gòu)的設(shè)計(jì)研究正朝著片上多核系統(tǒng)集成方向發(fā)展。并行多線程結(jié)構(gòu)的可編程數(shù)據(jù)處理單元由于其處理效率高以及功耗低等優(yōu)點(diǎn)已成為網(wǎng)絡(luò)處理器數(shù)據(jù)通道處理的研究熱點(diǎn)。本論文重點(diǎn)研究了用于多線程處理器結(jié)構(gòu)的低開(kāi)銷(xiāo)硬件多線程技術(shù)。通過(guò)采用由指令觸發(fā)的顯式硬件線程觸發(fā)方式,實(shí)現(xiàn)了硬件線程切換的非搶占性,提高了處理器的硬件線程觸發(fā)效率;利用基于信號(hào)喚醒機(jī)制的非搶占式多線程技術(shù),使得每個(gè)線程切換的開(kāi)銷(xiāo)能夠最小降低到零開(kāi)銷(xiāo),并且最大限度提高每個(gè)線程的執(zhí)行效率。線程喚醒采用了線程輪轉(zhuǎn)優(yōu)先級(jí)與信號(hào)喚醒機(jī)制相結(jié)合的方式,使得線程被喚醒的時(shí)延達(dá)到最小。本論文設(shè)計(jì)的硬件多線程處理器是在一個(gè)標(biāo)準(zhǔn)的5級(jí)流水線RISC處理器基礎(chǔ)上進(jìn)行改進(jìn)得到,通過(guò)在標(biāo)準(zhǔn)RISC處理器上添加線程切換主模塊以及相關(guān)的狀態(tài)和數(shù)據(jù)保存寄存器進(jìn)行實(shí)現(xiàn),提高了處理器的數(shù)據(jù)處理效率。整個(gè)設(shè)計(jì)采用Verilog硬件描述語(yǔ)言進(jìn)行實(shí)現(xiàn),并在FPGA平臺(tái)上完成了多線程處理器的并行工作的驗(yàn)證與性能分析。 

【文章來(lái)源】：西安電子科技大學(xué)陜西省 211工程院校 教育部直屬院校

【文章頁(yè)數(shù)】：80 頁(yè)

【學(xué)位級(jí)別】：碩士

【文章目錄】：
摘要
Abstract
第一章 引言
    1.1 網(wǎng)絡(luò)處理器概述
    1.2 硬件多線程技術(shù)的發(fā)展
    1.3 論文的主要工作及安排
第二章 網(wǎng)絡(luò)處理器體系結(jié)構(gòu)
    2.1 網(wǎng)絡(luò)處理器的典型結(jié)構(gòu)
        2.1.1 加強(qiáng)型RISC 處理器
        2.1.2 用同構(gòu)處理器組成流水線
        2.1.3 大規(guī)模的和多樣性的處理器
    2.2 XDNP 網(wǎng)絡(luò)處理器體系結(jié)構(gòu)
    2.3 可編程數(shù)據(jù)處理單元結(jié)構(gòu)
    2.4 數(shù)據(jù)通道處理單元的硬件多線程技術(shù)
    2.5 本論文實(shí)現(xiàn)的硬件多線程的特點(diǎn)
    2.6 本章小結(jié)
第三章 硬件多線程的線程切換解決方案
    3.1 硬件線程切換模塊的總體設(shè)計(jì)
    3.2 硬件線程切換的現(xiàn)場(chǎng)保護(hù)機(jī)制
        3.2.1 線程狀態(tài)的保持
        3.2.2 線程數(shù)據(jù)的保持
    3.3 事件信號(hào)的設(shè)計(jì)
        3.3.1 事件信號(hào)分類(lèi)
        3.3.2 事件信號(hào)格式
    3.4 主動(dòng)式的線程切換
        3.4.1 硬件線程的狀態(tài)轉(zhuǎn)換關(guān)系
        3.4.2 主動(dòng)式線程切換原理
    3.5 基于事件信號(hào)的線程喚醒機(jī)制
    3.6 線程切換的仲裁策略與算法實(shí)現(xiàn)
        3.6.1 線程切換的仲裁策略
        3.6.2 線程仲裁的算法實(shí)現(xiàn)
    3.7 硬件多線程切換模塊的設(shè)計(jì)實(shí)現(xiàn)
        3.7.1 如何在RISC 流水線上進(jìn)行集成
        3.7.2 零開(kāi)銷(xiāo)線程切換的實(shí)現(xiàn)
    3.8 本章小結(jié)
第四章 仿真驗(yàn)證和性能分析
    4.1 基于FPGA 仿真驗(yàn)證技術(shù)簡(jiǎn)介
        4.1.1 仿真與驗(yàn)證技術(shù)概述
        4.1.2 FPGA 仿真驗(yàn)證流程
    4.2 硬件多線程技術(shù)的FPGA 驗(yàn)證
        4.2.1 驗(yàn)證平臺(tái)的搭建
        4.2.2 IP 的替換
        4.2.3 可編程數(shù)據(jù)處理單元初始化配置
        4.2.4 測(cè)試向量的加載
        4.2.5 多線程技術(shù)的驗(yàn)證
    4.3 驗(yàn)證結(jié)果與性能分析
    4.4 本章小結(jié)
第五章 結(jié)束語(yǔ)
致謝
參考文獻(xiàn)
研究成果


【參考文獻(xiàn)】：
期刊論文
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碩士論文
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