分片式處理器能夠很好地應(yīng)對(duì)納米工藝代芯片設(shè)計(jì)中存在的功耗、線延遲和設(shè)計(jì)復(fù)雜性問題,充分地利用日益增長(zhǎng)的片上晶體管資源以提升應(yīng)用的性能,但對(duì)其上的Cache設(shè)計(jì)提出了新的要求。一方面,需要有分片式的Cache結(jié)構(gòu)以滿足大量執(zhí)行單元的并發(fā)訪存需求;另一方面,需要有分布式內(nèi)存依賴解析機(jī)制以保證分布式的訪存順序。與傳統(tǒng)的全局控制的Cache結(jié)構(gòu)相比,非均勻一致Cache結(jié)構(gòu)（Non-Uniform Cache Architecture,NUCA）能夠滿足上述要求,更好地適應(yīng)分片式處理器體系結(jié)構(gòu)。本文設(shè)計(jì)了分片式處理器上的非均勻一致的二級(jí)和一級(jí)Cache結(jié)構(gòu),并根據(jù)分片式處理器中特有的訪存特征對(duì)非均勻一致的一級(jí)Cache的結(jié)構(gòu)進(jìn)行優(yōu)化,提出了Load本地化執(zhí)行模型,最終評(píng)估了模型的性能和開銷。該研究工作對(duì)分片式處理器上Cache結(jié)構(gòu)的設(shè)計(jì)具有一定的指導(dǎo)意義。本文對(duì)非均勻一致二級(jí)和一級(jí)緩存的設(shè)計(jì)和優(yōu)化均基于實(shí)驗(yàn)室所研究的TPA-PI（指令級(jí)并行的分片式處理器）。主要研究成果包括:（1）為TPA-PI設(shè)計(jì)了非均勻一致二級(jí)緩存,設(shè)計(jì)包括:靜態(tài)數(shù)據(jù)映射方式,片上網(wǎng)絡(luò)互連,Cache Bank內(nèi)部結(jié)構(gòu),C... 

【文章來(lái)源】：中國(guó)科學(xué)技術(shù)大學(xué)安徽省 211工程院校 985工程院校

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【學(xué)位級(jí)別】：碩士

【部分圖文】：

T-FLEX的處理器微體系結(jié)構(gòu)（Kim,2007a,b）

9圖 2.3 T-FLEX 中一個(gè)超級(jí)塊的執(zhí)行控制流程T-FLEX 中的資源管理是以超級(jí)塊為單位的，而非單獨(dú)的指令。每一個(gè)超級(jí)塊的運(yùn)行都由一個(gè)相應(yīng)的核（Owner Core）控制。和上一節(jié)中提到的出口預(yù)測(cè)器和 I-Cache Tag 結(jié)構(gòu)一樣，對(duì)于超級(jí)塊的控制權(quán)也是通過塊起始地址劃分到不同的核上，因此享有某個(gè)超級(jí)塊控制權(quán)的核必然擁有該塊的 I-Cache Tag 表項(xiàng)和出口預(yù)測(cè)表項(xiàng)。T-FLEX 中一個(gè)超級(jí)塊的執(zhí)行控制流程如圖 2.3 所示�？刂坪耸紫劝l(fā)起取指（Fetch）操作，查找當(dāng)前超級(jí)塊的 I-Cache Tag，若 I-Cache 命中，則將取指指令

廣播給所有的參與核，如圖 2.3（a）所示；同時(shí)預(yù)測(cè)下一個(gè)超級(jí)塊地址，并通知相對(duì)應(yīng)的下一個(gè)控制核，如圖 2.3（b）所示；一旦取指命令到達(dá)參與核，那么相應(yīng)的核就從自己的 I-Cache 中獲取相應(yīng)的指令，并將指令分配到指令窗口中，如圖 2.3（c）所示；最終當(dāng)控制核檢查到該超級(jí)塊已執(zhí)行完畢時(shí)，將發(fā)起一個(gè)四階段的超級(jí)塊提交操作，如圖 2.3（d）所示。多個(gè)超級(jí)塊可以將取指、執(zhí)行和提交等各階段流水執(zhí)行，圖 2.3（e-h）顯示了另一個(gè)超級(jí)塊執(zhí)行的各個(gè)階段。


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