隨著集成電路設(shè)計和制造技術(shù)的不斷進步,芯片的集成度和復(fù)雜度也以驚人的速度發(fā)展。芯片測試遇到了前所未有的挑戰(zhàn),測試費用越來越高,出現(xiàn)了設(shè)計、生產(chǎn)費用與測試費用倒掛的局面。尤其是超深亞微米（VDSM）工藝的使用,生產(chǎn)過程中出現(xiàn)的故障也越來越多樣、難測。在這種情況下,可測性設(shè)計（Design-For-Testability）技術(shù)成為解決芯片生產(chǎn)測試問題的主要手段之一,日益引起人們的重視。本文首先進行浮點加法器的優(yōu)化設(shè)計。浮點加法器的指數(shù)比較大小,尾數(shù)移位相加,規(guī)格化,舍入操作獨立,復(fù)雜而又費時,時延很大。為此在指數(shù)加法器和尾數(shù)加法器中采用超前進位加法器設(shè)計,利用預(yù)先編碼器進行規(guī)格化處理,對舍入模式進行簡化設(shè)計,通過上述優(yōu)化技術(shù)加快浮點加法器運算速度。然后編寫了浮點加法器及其測試激勵的C代碼,用以驗證本文所設(shè)計的浮點加法器功能的正確性。通過對可測性設(shè)計的幾種常用方法研究與比較,針對浮點加法器的結(jié)構(gòu)特點,實現(xiàn)了邊界掃描與內(nèi)建自測試相結(jié)合的可測性設(shè)計技術(shù)。傳統(tǒng)內(nèi)建自測試結(jié)構(gòu)中的線性反饋移位寄存器（LFSR）會產(chǎn)生一些冗余測試圖形,這些測試圖形對于故障覆蓋率沒有貢獻,通常電路中還存在一些偽隨機測試圖... 

【文章來源】：哈爾濱工業(yè)大學(xué)黑龍江省 211工程院校 985工程院校

【文章頁數(shù)】：66 頁

【學(xué)位級別】：碩士

【部分圖文】：

測試成本與電路規(guī)模的關(guān)系曲線示意圖

- 16 --1 浮點加法器的算法流程lgorithm flow of floating po計中使用非常頻繁，浮點了浮點處理器的性能數(shù)比較大小，指數(shù)進行化操作，結(jié)果的舍入，法上使用一些優(yōu)化技術(shù)足 IEEE-754 標(biāo)準(zhǔn)，單入到正無窮，舍入到負；支持異常情況檢查：

- 17 -圖 3-2 浮點加法器硬件結(jié)構(gòu)圖Fig.3-2 The hardware architecture of floati點加法器的輸入輸出描述加法器有三個輸入：兩個浮點操作數(shù)和一個最低的兩位定義了舍入模式，第 2 位是用信號域如表 3-1，3-2 所示：表 3-1 舍入模式Table3-1 Rounding modeControl[1] Control[0] 0 0 R0 1 1 0 R1 1 R

【參考文獻】：
期刊論文
[1]數(shù)字系統(tǒng)的可靠性和可測試性設(shè)計[J]. 王泉,史維峰.  航空計算技術(shù). 2007(05)
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[3]多芯片組件（MCM）的可測性設(shè)計[J]. 張紅南,趙瓊,劉曉巍,華孝泉,羅丕進.  湖南大學(xué)學(xué)報(自然科學(xué)版). 2005(04)
[4]VLSI可測性設(shè)計研究[J]. 杜俊,趙元富.  微電子學(xué)與計算機. 2004(10)

碩士論文
[1]電路故障診斷可測性設(shè)計及低功耗測試研究[D]. 邱航.南京航空航天大學(xué) 2007



本文編號：3126093