由于超大規(guī)模集成電路（VLSI）的功能越來越復雜,規(guī)模越來越大,片上集成半導體存儲器已成為數(shù)字系統(tǒng)中非常重要的組成部分。對于片上系統(tǒng)（SOC）來說,片上集成存儲器是一種不可或缺的IP核,它的好壞將直接影響芯片的面積和系統(tǒng)性能。因此,本文將研究可以片上集成的半導體存儲器。目前,片上集成存儲器一般采用靜態(tài)結構,本文設計了一款32KB容量的靜態(tài)隨機存儲器（SRAM）。為了提高SRAM的存取速度和降低功耗,本文在設計過程中對存儲器的體系結構進行了優(yōu)化,設計了存儲單元,并采用了鎖存型靈敏放大器提高了存取速度,并且降低了功耗。采用0.35um工藝實現(xiàn)了版圖設計。由于大容量的存儲器版圖信息龐大,導致基于Spice的后仿真很困難,本文優(yōu)化設計了一種SRAM后仿真模型,在保證仿真精度的同時提高了仿真的速度。在工業(yè)控制的很多領域中,當電源意外掉電的時候,保存SRAM數(shù)據(jù)的不丟失很重要。本文采用電可擦除不揮發(fā)存儲器（EEPROM）在電源掉電的時候,存儲SRAM中數(shù)據(jù)的原理,設計了兩種不同結構的不揮發(fā)SRAM（NVSRAM）。第一種設計是采用SRAM和EEPROM存儲單元組成新的存儲單元,然后進行陣列設計;第... 

【文章來源】：哈爾濱工業(yè)大學黑龍江省 211工程院校 985工程院校

【文章頁數(shù)】：85 頁

【學位級別】：碩士

【部分圖文】：

管SRAM電路結構

圖 2-2 4 管 SRAM 電路結構Fig. 2-2 Structure of four transistors SRAM存儲單元讀寫原理與 6 管 SRAM 的讀寫原理分別利用不同的兩個位線進行操作，如程中讀“0”，則對左側位線寫“1”操完成，在第三章 SRAM 的設計過程中將RAM 來說，只有一條位線，電路結構如實現(xiàn)。

減少在位線上的信號擺幅可以消除大部分與充電大器把小信號的差分輸入(即位線電壓)放大為大器最重要的一個優(yōu)點是共模抑制(common-mode注入到兩個輸入端的噪聲相同，這個放大器就十分重要。因為存儲器中位線上信號的確切值因同一芯片的不同位置也不相同。換言之，1 或 0并且可能會在一個很大的范圍內(nèi)變化。這一情況復雜。這些噪聲源可以是切換引起的電源電壓和位線之間的電容串擾，等等。這些噪聲信號的是我們注意到被檢測的信號幅值一般都很小。敏放大器的功效表現(xiàn)在它抑制共模噪聲和放大信兩個輸入相同的信號在放大器的輸出端會被抑制制比(CMRR)。同樣，電源電壓的尖峰信號也會電源抑制比(PSRR)。

【參考文獻】：
期刊論文
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本文編號：3118377