為滿足片上系統(tǒng)（System on a Chip,SoC）的能效需求,低至近閾值區(qū)的寬電壓靜態(tài)隨機(jī)存儲(chǔ)器（Static Random Access Memory,SRAM）的設(shè)計(jì)在學(xué)術(shù)界引起了廣泛的關(guān)注。存儲(chǔ)陣列作為SRAM的關(guān)鍵模塊,決定著SRAM的整體性能。隨著電源電壓降低,局部工藝波動(dòng)導(dǎo)致電路需要的設(shè)計(jì)裕度越來越大,在近閾值區(qū),過于悲觀的設(shè)計(jì)裕度大大地增加了存儲(chǔ)陣列的讀出延時(shí),SRAM的性能因此嚴(yán)重退化。時(shí)序推測方案能夠在一定程度上降低過大的設(shè)計(jì)裕度對性能的影響,時(shí)序推測方案采用兩次讀出的方式,第一次讀出為推測型讀出,數(shù)據(jù)快速輸出,用于降低存儲(chǔ)陣列的延時(shí),第二次讀出為確認(rèn)型讀出,用于檢錯(cuò)�，F(xiàn)有的時(shí)序推測方案在近閾值區(qū)的檢錯(cuò)延時(shí)過大,這限制了其在SoC芯片中的應(yīng)用。本文提出了一種改進(jìn)型的時(shí)序推測方案,該方案在推測型讀出后通過快速調(diào)整靈敏放大器輸入電壓的極性實(shí)現(xiàn)快速檢錯(cuò),該方案可以大幅度降低存儲(chǔ)陣列的讀出延時(shí),仿真結(jié)果表明:相比傳統(tǒng)的讀出方案,存儲(chǔ)陣列的讀出延時(shí)在低電壓下（0.5V）和正常電壓下（0.9V）分別降低了大約50%和10%。本文以時(shí)序推測型存儲(chǔ)陣列為核心,基于TSMC 2... 

【文章來源】：東南大學(xué)江蘇省 211工程院校 985工程院校 教育部直屬院校

【文章頁數(shù)】：71 頁

【學(xué)位級別】：碩士

【部分圖文】：

鎖存器的蒙特卡洛仿真波形

DETECT圖 3-14 總線檢測單元中的泄漏電流MOS 管的泄漏電流[37]的公式如下：0expGS THleakagetV VI InV （3.5）在式（3.5）中，I0代表 VGS=VTH時(shí)的 MOS 管電流，VGS代表 MOS 管的過驅(qū)動(dòng)電壓，VTH代表MOS 管的閾值電壓，Vt=kt/q 叫做熱電壓。MOS 管的泄漏電流和閾值電壓 VTH呈指數(shù)關(guān)系，閾值電壓 VTH的變化會(huì)對泄漏電流的大小造成顯著的影響。在先進(jìn)工藝下，MOS 管存在短溝道效應(yīng)（Short-Channel Effect，SCE）[38-39]，MOS 晶體管溝道越短，源漏區(qū) PN 結(jié)耗盡層電荷在總的溝道區(qū)耗盡層電荷中的比例越大，使實(shí)際由柵極電壓控制的耗盡層電荷減少，造成了 MOS 管的閾值電壓隨著溝道長度的減小而降低，即 MOS 管的閾值電壓會(huì)隨著溝道長度的增加而增加，MOS 管的溝道長度稍做增加，其泄漏電流可以大幅度降低。圖 3-15 給出了不同溝道長度的 MOS 管對輸出的影響（假定 VVDD 到 VSS 不存在直流通路，只存在漏電通路），仿真條件為 0.5V，F(xiàn)FG 工藝角，70℃。

SA0011…1100…BL BLB BL BLBSA圖 3-19 存儲(chǔ)單元的泄漏電流在靈敏放大器兩次開啟的間隔內(nèi)，字線處在關(guān)斷狀態(tài)，但是存儲(chǔ)單元的泄漏電流可能會(huì)影響位線的擺幅。一般情況下，同一條位線上存“0”和存“1”的存儲(chǔ)單元數(shù)目各占 50%，兩條位線上的泄漏電流幾乎一致，因此位線擺幅不會(huì)受到影響。現(xiàn)考慮一種極端情況：假定位線上的 M 個(gè)存儲(chǔ)單元全部存“0”，這樣位線 BL 上存在泄漏電流，而位線 BLB 上不存在泄漏電流，因此位線的擺幅會(huì)受到泄漏電流的影響，如圖 3-19 所示。圖 3-20 給出了泄漏電流最大的 PVT 條件下（0.5V，F(xiàn)F 工藝角，70℃/0.9V，F(xiàn)F 工藝角，70℃）存儲(chǔ)單元的泄漏電流對位線電壓影響的仿真結(jié)果（仿真只需要考慮單個(gè)存儲(chǔ)單元，單個(gè)存儲(chǔ)單元的位線負(fù)載電容為 CBL/M，CBL代表整條位線的負(fù)載電容，M 為一根位線上存儲(chǔ)單元的數(shù)目）。

【參考文獻(xiàn)】：
期刊論文
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碩士論文
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本文編號：3114034