時序錯誤檢測與糾正（EDAC）技術(shù)可以有效消除數(shù)字電路設(shè)計中的時序余量。針對傳統(tǒng)EDAC電路面積和性能開銷較大的問題,提出一種低功耗現(xiàn)場糾錯的時序容錯寄存器（ESCFF）。在傳統(tǒng)寄存器基礎(chǔ)上增加14個晶體管,通過檢測主鎖存器內(nèi)部節(jié)點和輸入端信號的差值獲取時序錯誤信息,并利用時序借用完成現(xiàn)場實時糾錯�；赟MIC 40 nm工藝,將該容錯電路應(yīng)用于國產(chǎn)自主設(shè)計的商用處理器CK802中,仿真結(jié)果表明:在0.6 V的工作電壓下,相比沒有容錯功能的基準(zhǔn)設(shè)計,能耗節(jié)省47.5%,性能提升16.7%;相比基于Razor-Lite的EDAC技術(shù),面積減少4.5%,能效提升10.6%。 

【文章來源】：傳感器與微系統(tǒng). 2020,39(08)CSCD

【文章頁數(shù)】：4 頁

【部分圖文】：

ESCFF電路結(jié)構(gòu)

對ESCFF在SMIC 40 nm工藝、0.6 V電壓下進行HSPICE仿真，得到波形如圖2所示。圖中包含4種典型的時序場景:正常采樣、時鐘高電平期間輸入數(shù)據(jù)D發(fā)生“1→0”跳變、時鐘高電平期間輸入數(shù)據(jù)D發(fā)生“0→1”跳變、時鐘高電平期間輸入數(shù)據(jù)D發(fā)生“0→1→0”跳變。在時鐘信號為高電平期間，輸入數(shù)據(jù)D發(fā)生電平跳變，則判定發(fā)生時序錯誤，將時序錯誤信號置為有效。以其中“1→0”跳變?yōu)槔�，闡述其工作原理。時鐘信號CK為低電平期間，時序錯誤信號ERROR通過M6接到地。時鐘信號CK被拉高后，輸入數(shù)據(jù)D的初始值為“1”,M4截止;主鎖存器內(nèi)部節(jié)點FDN是D的反相，M5導(dǎo)通，此時ERROR處于浮空狀態(tài)且保持低電平。當(dāng)輸入數(shù)據(jù)D發(fā)生“1→0”跳變時，M4導(dǎo)通;由于CK為高電平，主鎖存器此時不通，節(jié)點FDN依然保持低電平，M5保持導(dǎo)通狀態(tài)，因此ERROR會通過M4～M5接到電源，充電到高電平。ERROR信號被置為有效后，M7和M8導(dǎo)通，M9和M10截止，節(jié)點FDN根據(jù)輸入數(shù)據(jù)D的變化，相應(yīng)的發(fā)生“0→1”跳變。此時，M5截止，ERROR信號處于浮空的狀態(tài)，依然保持高電平。直到時鐘信號CK被拉低，M6導(dǎo)通，ERROR信號通過M6放電到低電平。

圖3為基于ESCFF的容錯系統(tǒng)結(jié)構(gòu)。圖4為基于時鐘門控技術(shù)的系統(tǒng)級容錯過程的時序說明。容錯系統(tǒng)主要由三部分組成:時鐘門控單元、ESCFF單元、多級動態(tài)或門及其復(fù)位電路。系統(tǒng)中的關(guān)鍵路徑終點寄存器為ESCFF。所有ESCFF輸出的時序錯誤信號ERROR連接到動態(tài)或門的輸入端。圖4 基于ESCFF的容錯系統(tǒng)工作時序

【參考文獻】：
期刊論文
[1]無線傳感器網(wǎng)絡(luò)低功耗設(shè)計綜述[J]. 張大蹤,楊濤,魏東梅.  傳感器與微系統(tǒng). 2006(05)



本文編號：3108334