近年來(lái),隨著集成電路的發(fā)展,工藝尺寸從原先的350nm到180nm,再到28nm,目前能達(dá)到最低的7nm。工藝和技術(shù)的發(fā)展使得芯片的集成度越來(lái)越高,每年處理器的速度基本提速百分之六十,而片外存儲(chǔ)體的帶寬每年僅提高了百分之十。存儲(chǔ)體的速度嚴(yán)重地與處理器的速度不相匹配,極大地制約了處理器計(jì)算的速度,存儲(chǔ)體成為了處理器的速度的瓶頸。而且,隨著工藝尺寸的降低,摩爾定律逐漸程失效的趨勢(shì),未來(lái)將可能出現(xiàn)不能依靠降低工藝尺寸的方式來(lái)提高處理器速度的情況。這個(gè)時(shí)候,芯片的架構(gòu)和數(shù)據(jù)的搬移帶寬就成為了重中之重,片外存儲(chǔ)體和片內(nèi)存儲(chǔ)體數(shù)據(jù)傳輸帶寬的增加將極大地提高處理器的計(jì)算速度。現(xiàn)代存儲(chǔ)體常用的策略包括Data Cache、DMA（Direct Memory Access）等,其中Data Cache主要用于片內(nèi)存儲(chǔ)體間的數(shù)據(jù)交換,而DMA常用于片外存儲(chǔ)和片內(nèi)存儲(chǔ)間的數(shù)據(jù)交換。本文主要研究DMA的傳輸方式,由于在不同的傳輸模式下,傳輸?shù)臄?shù)據(jù)帶寬是不同的,因此,設(shè)計(jì)和選擇合適的傳輸模式,能極大地減少傳輸延時(shí)、增加傳輸帶寬,提高存儲(chǔ)體的性能。本文將基于高性能多核GPDSP（General Purpose D... 

【文章來(lái)源】：西安電子科技大學(xué)陜西省 211工程院校 教育部直屬院校

【文章頁(yè)數(shù)】：103 頁(yè)

【學(xué)位級(jí)別】：碩士

【部分圖文】：

double-buffers機(jī)制圖

未重排DDR訪(fǎng)問(wèn)

多核GPDSP總體結(jié)構(gòu)圖


本文編號(hào)：3087366