本文關(guān)鍵詞：基于CoreConnect總線的DDR3控制器設(shè)計與驗證，由筆耕文化傳播整理發(fā)布。

【摘要】：電子信息行業(yè)中需要使用大量的數(shù)據(jù)存儲單元,隨著需求不斷提高,存儲器設(shè)備也不斷地推陳出新、更新?lián)Q代。發(fā)展到如今,DDR存儲器以起高速、高效、低功耗的特點,逐漸取代了傳統(tǒng)的存儲器設(shè)備成為市場的主流。DDR3 SDRAM是DDR的第三代存儲器,在繼承了DDR基本功能的基礎(chǔ)上,對性能做了更高的提升,能很好地滿足PC系統(tǒng)和各種SOC系統(tǒng)的數(shù)據(jù)存儲要求。存儲器的性能是影響系統(tǒng)性能的關(guān)鍵因素,同時存儲控制器的設(shè)計與使用決定了存儲器性能實際的功效發(fā)揮。DDR3 SDRAM理論最高的傳輸速度可以達到1.6Gbps以上,但在用戶的實際運用中,需要針對不同的用戶邏輯進行時序控制,很難實現(xiàn)DDR存儲器的高帶寬利用。所以,設(shè)計一種針對用戶接口,實現(xiàn)控制器的用戶邏輯和控制邏輯速度匹配是DDR存儲器性能得以實現(xiàn)的可靠保證。本文首先對DDR SDRAM發(fā)展背景進行了簡要分析,研究了IBM的CoreConnect總線協(xié)議,同時對DDR、DDR2、DDR3的功能原理、工作特性進行了細致研究。在以上基礎(chǔ)上,為實現(xiàn)SOC嵌入式數(shù)據(jù)傳輸系統(tǒng)的要求,以快速高效為目標(biāo),本文提出了一種具有CoreConnect總線接口的DDR3控制器設(shè)計方案,可以滿足基本的傳輸要求。本方案介紹了DDR3控制器的基本功能結(jié)構(gòu),分析了各個模塊的功能實現(xiàn)和設(shè)計方法,其中主要分析了數(shù)據(jù)通路傳輸和MC控制模塊的功能實現(xiàn)方法。同時,在最初功能實現(xiàn)的基礎(chǔ)上,更加深入地分析了緩沖接口模塊,對用戶接口進行設(shè)計優(yōu)化,有效提高控制器的效率。最后對DDR3進行了全面系統(tǒng)的功能仿真驗證,著重介紹了DDR3控制器的仿真驗證方法,包括模塊級驗證和FPGA驗證方法,搭建DDR3控制器的仿真驗證平臺,創(chuàng)建驗證用例,對測試結(jié)果進行判斷分析。
【關(guān)鍵詞】：DDR3 CoreConnect 控制器 設(shè)計 驗證
【學(xué)位授予單位】：西安電子科技大學(xué)
【學(xué)位級別】：碩士
【學(xué)位授予年份】：2016
【分類號】：TP333
【目錄】：

• 摘要5-6
• ABSTRACT6-11
• 縮略語對照表11-14
• 第一章 緒論14-18
• 1.1 研究背景14
• 1.2 存儲器發(fā)展14-15
• 1.3 研究內(nèi)容及論文結(jié)構(gòu)15-18
• 第二章 CoreConnect總線介紹18-26
• 2.1 PLB總線協(xié)議18-23
• 2.1.1 PLB特性18-20
• 2.1.2 PLB4接口信號20-23
• 2.2 DCR總線協(xié)議23-26
• 2.2.1 DCR特性23-24
• 2.2.2 DCR接口信號24-26
• 第三章 DDR介紹26-36
• 3.1 DDR SDRAM簡介26
• 3.2 DDR組成結(jié)構(gòu)26-28
• 3.3 DDR工作原理28-36
• 3.3.1 初始化原理28
• 3.3.2 操作指令28-31
• 3.3.3 讀寫時序31-32
• 3.3.4 DDR特性32-33
• 3.3.5 DDR3新增特性33-34
• 3.3.6 時序參數(shù)34-36
• 第四章 DDR3控制器設(shè)計實現(xiàn)36-54
• 4.1 設(shè)計方法及流程36
• 4.2 模塊結(jié)構(gòu)36-37
• 4.3 模塊設(shè)計實現(xiàn)37-54
• 4.3.1 PLB從接口模塊37-41
• 4.3.2 緩沖模塊41-43
• 4.3.3 MC模塊43-50
• 4.3.4 DDR接口模塊50-54
• 第五章 DDR3控制器優(yōu)化54-62
• 5.1 優(yōu)化測試總體思路54
• 5.2 設(shè)計優(yōu)化流程54-58
• 5.2.1 配置時序參數(shù)54-55
• 5.2.2 數(shù)據(jù)分析55
• 5.2.3 設(shè)計優(yōu)化55-58
• 5.3 測試激勵58-59
• 5.4 測試結(jié)果及分析59-62
• 第六章 DDR3控制器仿真驗證62-80
• 6.1 驗證計劃62-63
• 6.2 驗證流程63-64
• 6.3 DDR3模塊級驗證64-74
• 6.3.1 驗證環(huán)境64-65
• 6.3.2 驗證平臺搭建65-66
• 6.3.3 驗證方法66-67
• 6.3.4 激勵策劃67-68
• 6.3.5 驗證結(jié)果68-74
• 6.4 FPGA驗證74-80
• 6.4.1 驗證環(huán)境75
• 6.4.2 驗證方法75-77
• 6.4.3 激勵策劃77
• 6.4.4 測試結(jié)果77-80
• 第七章 總結(jié)與展望80-82
• 7.1 總結(jié)80
• 7.2 展望80-82
• 參考文獻82-84
• 致謝84-86
• 作者簡介86-87

【相似文獻】

中國期刊全文數(shù)據(jù)庫 前10條

1 Bill Hutchings;飛思卡爾56F8300合成控制器系列在工業(yè)領(lǐng)域的應(yīng)用[J];世界電子元器件;2004年06期

2 朱丹;王家寧;朱s欐，

本文編號：303022