隨著集成電路設(shè)計(jì)技術(shù)的發(fā)展,其相應(yīng)的測(cè)試也變得十分重要。測(cè)試生成為測(cè)試過程中的一個(gè)重要環(huán)節(jié)。本文首先綜述了當(dāng)前基于集成電路寄存器傳輸級(jí)（Register Transfer Level,簡(jiǎn)稱RTL）的測(cè)試生成方法和驗(yàn)證方法。在此基礎(chǔ)上給出作者所提出的RTL測(cè)試生成方法,同時(shí)考慮到當(dāng)前RTL測(cè)試生成的困難在于缺少有效的故障模型,本文還給出了RTL故障模型分析方法。本文工作主要體現(xiàn)在以下三個(gè)方面:1.兼顧RTL代碼內(nèi)部分枝的狀態(tài)測(cè)試生成。本文在狀態(tài)覆蓋的基礎(chǔ)上,給出一種虛擴(kuò)展?fàn)顟B(tài)轉(zhuǎn)換的方法,該方法將狀態(tài)轉(zhuǎn)換同其內(nèi)部分枝有效的結(jié)合在一起。在此基礎(chǔ)上再進(jìn)行狀態(tài)覆蓋測(cè)試生成,生成的測(cè)試向量可以實(shí)現(xiàn)對(duì)RTL代碼內(nèi)部分枝的覆蓋。結(jié)合提出的這種方法,選用了部分ITC99-benchmark電路進(jìn)行了相關(guān)實(shí)驗(yàn),給出了實(shí)驗(yàn)數(shù)據(jù)和相關(guān)分析,與VTG比較,比VTG生成的測(cè)試向量要少一半,而覆蓋率平均以后大致相等。2.基于遺傳算法的時(shí)序電路測(cè)試向量生成。文中引入遺傳算法,并以狀態(tài)與狀態(tài)轉(zhuǎn)換為評(píng)估。引入靜態(tài)狀態(tài)轉(zhuǎn)換（圖）及動(dòng)態(tài)狀態(tài)轉(zhuǎn)換（圖）的概念。給出了靜態(tài)、動(dòng)態(tài)狀態(tài)轉(zhuǎn)換的三個(gè)基本屬性。在此方法的基礎(chǔ)上,給出了實(shí)驗(yàn)... 

【文章來源】：中國科學(xué)院大學(xué)(中國科學(xué)院計(jì)算技術(shù)研究所)北京市

【文章頁數(shù)】：130 頁

【學(xué)位級(jí)別】：博士

【部分圖文】：

BDD空間利用示意圖

學(xué)院博士論文：集成電路 RTL 故障模型與測(cè)試生成研究22X=0。前向蘊(yùn)含：由給定的輸入可以唯一確定其輸出，如圖2.6(a)。后向蘊(yùn)含：由其輸出或一部分輸入可以確定其它輸入，如圖2.6(b)。(a) (b)圖2.6 故障蘊(yùn)含例如對(duì)于圖2.5所示電路，已知 d 處為 D，前向蘊(yùn)含：NOR門的另一個(gè)輸入取其非控制值0(即 e線上取非控制值，取非控制值的目的顯然是為了將故障效應(yīng)能傳播過去)，將 D傳播至原始輸出，運(yùn)算后為 D；后向蘊(yùn)含：已確定 e線上的值為0，繼續(xù)下去， B ,C輸入應(yīng)為(11)

圖 3.3 帶有時(shí)延效果的波形圖外一種時(shí)延是 Delta 時(shí)延。Delta 時(shí)延的存在，使得任到相應(yīng)的值，而是要有一個(gè)微小的時(shí)間延遲。也就是用到相應(yīng)的前面值的語句，都會(huì)使用其舊值，不會(huì)立延時(shí)的定義，任意有限個(gè) Delta 延時(shí)相加并不能使仿真HDL 仿真器中實(shí)現(xiàn)了這種延時(shí)的機(jī)制�？紤] Delta 時(shí)，完整的仿真周期由如下幾個(gè)步驟組成：1) 增加仿真時(shí)鐘到事件隊(duì)列中下一項(xiàng)內(nèi)容所在時(shí)刻，容，則停止；否則，轉(zhuǎn)第(2)步。2) 不增加仿真時(shí)鐘，啟動(dòng)一個(gè)新的仿真周期，激活所發(fā)生的過程。3) 執(zhí)行被激活的進(jìn)程，如果需要，則在事件隊(duì)列中插中的某些新內(nèi)容可能包含 Delta 延時(shí)。4) 如果某信號(hào)上有事件發(fā)生，且該事件由第 (3)步中帶

【參考文獻(xiàn)】：
期刊論文
[1]基于RTL行為模型的測(cè)試產(chǎn)生及時(shí)延測(cè)試方法（英）[J]. 李華偉,李忠誠.  中國科學(xué)院研究生院學(xué)報(bào). 2002(02)



本文編號(hào)：3019182