為了解決FIFO對整幀數(shù)據(jù)的緩存問題,文章設(shè)計完成了一種基于FPGA的幀級異步FIFO,該異步FIFO是基于Verilog HDL高級可編程語言實現(xiàn)的,它可以很方便的用于互聯(lián)網(wǎng)數(shù)據(jù)幀的中間緩存,保證互聯(lián)網(wǎng)數(shù)據(jù)幀在大吞吐量情況下不易發(fā)生丟失。采用modelsim 10.6仿真驗證該設(shè)計,并應(yīng)用于實際項目中進行大規(guī)模測試,結(jié)果表明該方案工作性能可靠穩(wěn)定。 

【文章來源】：聲學(xué)與電子工程. 2020,(02)

【文章頁數(shù)】：3 頁

【部分圖文】：

異步FIFO的信號接口

wptr＿full模塊主要功能是產(chǎn)生寫地址和寫滿的控制信號。每寫入一拍數(shù)據(jù)地址加1，如此遞增產(chǎn)生寫地址。當(dāng)數(shù)據(jù)包為正常包，數(shù)據(jù)包length大于剩余空間，寫滿信號置1；當(dāng)數(shù)據(jù)包為壞包，雖然數(shù)據(jù)包length大于剩余空間，寫滿信號仍然為0。rptr＿empty模塊主要功能是產(chǎn)生讀地址和讀空的控制信號。讀地址與寫地址產(chǎn)生方式相同，讀出去一拍數(shù)據(jù)則自增。讀寫指針一致產(chǎn)生讀空信號。sync＿r2w和sync＿w2r模塊主要是負(fù)責(zé)兩個不同時鐘域的單比特信號處理�？諠M信號的產(chǎn)生，需要跨時鐘域信號處理。單比特跨時鐘域信號處理使用寄存器打拍方式。rframe＿in＿fifo模塊主要是通過狀態(tài)機的方式產(chǎn)生讀取BRAM的控制信息。本模塊主要根據(jù)rq2＿wframe信號即整幀數(shù)據(jù)寫完成標(biāo)志和fifo＿mem模塊讀出的數(shù)據(jù)狀態(tài)，產(chǎn)生FIFO控制信息。主要狀態(tài)機處理見圖4。圖3 寫RAM的處理流程圖

寫RAM的處理流程圖

【參考文獻】：
期刊論文
[1]處理整幀數(shù)據(jù)的FIFO的巧妙控制設(shè)計[J]. 房海東,潘長勇,楊知行.  電訊技術(shù). 2003(04)



本文編號：3001140