為了解決FIFO對整幀數據的緩存問題,文章設計完成了一種基于FPGA的幀級異步FIFO,該異步FIFO是基于Verilog HDL高級可編程語言實現的,它可以很方便的用于互聯網數據幀的中間緩存,保證互聯網數據幀在大吞吐量情況下不易發(fā)生丟失。采用modelsim 10.6仿真驗證該設計,并應用于實際項目中進行大規(guī)模測試,結果表明該方案工作性能可靠穩(wěn)定。 

【文章來源】：聲學與電子工程. 2020,(02)

【文章頁數】：3 頁

【部分圖文】：

異步FIFO的信號接口

wptr＿full模塊主要功能是產生寫地址和寫滿的控制信號。每寫入一拍數據地址加1，如此遞增產生寫地址。當數據包為正常包，數據包length大于剩余空間，寫滿信號置1；當數據包為壞包，雖然數據包length大于剩余空間，寫滿信號仍然為0。rptr＿empty模塊主要功能是產生讀地址和讀空的控制信號。讀地址與寫地址產生方式相同，讀出去一拍數據則自增。讀寫指針一致產生讀空信號。sync＿r2w和sync＿w2r模塊主要是負責兩個不同時鐘域的單比特信號處理�？諠M信號的產生，需要跨時鐘域信號處理。單比特跨時鐘域信號處理使用寄存器打拍方式。rframe＿in＿fifo模塊主要是通過狀態(tài)機的方式產生讀取BRAM的控制信息。本模塊主要根據rq2＿wframe信號即整幀數據寫完成標志和fifo＿mem模塊讀出的數據狀態(tài)，產生FIFO控制信息。主要狀態(tài)機處理見圖4。圖3 寫RAM的處理流程圖

寫RAM的處理流程圖

【參考文獻】：
期刊論文
[1]處理整幀數據的FIFO的巧妙控制設計[J]. 房海東,潘長勇,楊知行.  電訊技術. 2003(04)



本文編號：3001140