在高性能微處理器中,CACHE已成為提高系統(tǒng)性能必不可少的重要部件,其大小和速度已成為衡量微處理器性能的一項(xiàng)重要指標(biāo)。本文在對(duì)CACHE技術(shù)深入研究的基礎(chǔ)上,結(jié)合通用微處理器系統(tǒng)設(shè)計(jì)要求,設(shè)計(jì)實(shí)現(xiàn)了指令CACHE的TLB和CACHE體兩大功能部件。本文提出并實(shí)現(xiàn)了一種高效指令CACHE結(jié)構(gòu),該結(jié)構(gòu)可使CACHE在TLB命中狀況下單周期實(shí)現(xiàn)指令的讀出。為了加快TLB地址轉(zhuǎn)換,我們精心設(shè)計(jì)了CAM命中輸出的預(yù)充電邏輯,CAM輸出驅(qū)動(dòng)的敏感放大邏輯和SRAM數(shù)據(jù)讀出的多米諾邏輯。這些動(dòng)態(tài)邏輯的應(yīng)用,極大的提高了讀寫和比較速度,使得TLB地址轉(zhuǎn)換速度非�？�。為了加快CACHE體指令讀出,我們從結(jié)構(gòu)上設(shè)計(jì)了CACHE體與TLB并行工作機(jī)制,即TLB在進(jìn)行地址轉(zhuǎn)換的同時(shí),CACHE體也把地址和數(shù)據(jù)讀出到相應(yīng)的Buffer中。我們還對(duì)CACHE的接口總線和調(diào)測(cè)試結(jié)構(gòu)進(jìn)行了設(shè)計(jì),增加了調(diào)測(cè)試結(jié)構(gòu)通路,改善了電路的可測(cè)試性。另外,基于功能部件的通路設(shè)計(jì)和可測(cè)試性設(shè)計(jì),我們對(duì)指令CACHE部件進(jìn)行了詳細(xì)的單芯片系統(tǒng)級(jí)驗(yàn)證。實(shí)際流片測(cè)試,我們?cè)O(shè)計(jì)的這款芯片能夠在0.18μm的CMOS工藝和250MHz工作頻... 

【文章來源】：國防科技大學(xué)湖南省 211工程院校 985工程院校

【文章頁數(shù)】：97 頁

【學(xué)位級(jí)別】：碩士

【部分圖文】：

虛擬地址到物理地址轉(zhuǎn)換示意圖

圖 2.2 虛擬地址到物理地址轉(zhuǎn)換示意圖 圖 2.3 TLB工作原理圖TLB中的項(xiàng)由兩部分組成：標(biāo)識(shí)和數(shù)據(jù)。標(biāo)識(shí)中存放的是虛擬地址頁號(hào)，而部分存放的是物理地址的頁號(hào)和一些狀態(tài)位輔助信息。TLB 的工作原理如圖示[3]，先取線性地址中的虛頁號(hào)（虛頁號(hào)就是頁的基地址），取來虛頁號(hào)后與T標(biāo)識(shí)（CAM體）進(jìn)行比較，如果CAM體未命中，說明內(nèi)存中的實(shí)頁號(hào)沒有裝TLB中，這時(shí)就要向總線發(fā)出中斷請(qǐng)求信號(hào)，把需要的實(shí)頁號(hào)從內(nèi)存中調(diào)到T。如果CAM體命中，存在匹配的標(biāo)識(shí)，說明內(nèi)存中的實(shí)頁號(hào)已調(diào)到TLB中，出相應(yīng)的實(shí)頁號(hào)（頁的物理基地址），再取出線性地址中的頁內(nèi)位移（線性和物理地址頁內(nèi)的偏移量相同），兩者拼接成完整的 32 位物理地址。因?yàn)槌虄?chǔ)器訪問具有局部性（參考文獻(xiàn)[3]和[38]），下面的多次訪問很可能是讀取此的其它字。2.4 總體結(jié)構(gòu)設(shè)計(jì)2.4.1 結(jié)構(gòu)設(shè)計(jì)要求

圖 2.4 指令 CACHE 部件總體結(jié)構(gòu)圖通用高性能微處理器采用虛擬存儲(chǔ)結(jié)構(gòu)，即 CACHE 中查找和存儲(chǔ)數(shù)據(jù)既可以用實(shí)地址也可以用虛擬地址，因此 CACHE 的使用分為實(shí)地址 CACHE 和虛地址CACHE。在虛地址情況下，總共 32 位有效地址，低 12 位為實(shí)際頁內(nèi)偏移，高 20位地址需要 TLB 進(jìn)行線性地址到物理地址的轉(zhuǎn)換。為加快讀寫速度，在 TLB 進(jìn)行地址轉(zhuǎn)換的同時(shí)，低 12 位直接在 CACHE 內(nèi)檢索對(duì)應(yīng)的 CACHE 行。在實(shí)地址模式下，線性地址即物理地址，總共 20 位有效地址，TLB 直接旁路輸出到 CACHE內(nèi)取指令。2.4.3 工作流程根據(jù)微處理器系統(tǒng)結(jié)構(gòu)，我們確定如圖 2.5 所示的指令 CACHE 的工作流程，圖中左上角為線性地址格式。讀取頁的線性地址后，用地址的標(biāo)識(shí)（高位段）與TLB 的 CAM 進(jìn)行比較，同時(shí)用地址的索引段讀取 TAG 的物理地址和 BANK 體對(duì)應(yīng)行的數(shù)據(jù)，BANK 體的數(shù)據(jù)讀出后暫存在輸出 Buffer；如果 TLB 命中，則用 TLB讀出的物理地址與 TAG 讀出的物理地址進(jìn)行比較，如果比較有相同的項(xiàng)（命中），

【參考文獻(xiàn)】：
期刊論文
[1]微處理器功能驗(yàn)證方法研究[J]. 郭陽,李暾,李思昆.  計(jì)算機(jī)工程與應(yīng)用. 2003(05)

碩士論文
[1]JX微處理器指令CACHE的設(shè)計(jì)與驗(yàn)證[D]. 張漢林.國防科學(xué)技術(shù)大學(xué) 2004



本文編號(hào)：2988862