隨著微電子技術(shù)的飛速發(fā)展,為了提高系統(tǒng)芯片（SOC）的性能,都會在SOC內(nèi)嵌各種存儲器,尤其是靜態(tài)存儲器（SRAM）,嵌入式SRAM由于兼容標準的CMOS工藝成為嵌入式存儲器設(shè)計的首選。SRAM的存儲單元陣列不論在芯片面積還是系統(tǒng)功耗上都占有非常大的比重,所以SRAM的性能和功耗決定了整個嵌入式系統(tǒng)的性能和功耗。由此可見,在SOC系統(tǒng)中設(shè)計高性能、低功耗、面積小、可靠性高的SRAM是至關(guān)重要的。針對SOC系統(tǒng)的要求,評估各項性能參數(shù),在滿足系統(tǒng)要求的基礎(chǔ)上設(shè)計功耗低、速度快、面積小和可靠性高的SRAM是最優(yōu)化的設(shè)計方案。本文用全定制的設(shè)計方法在0.25μm CMOS工藝下設(shè)計了一款高可靠低功耗的56K（512×16bit）SRAM,工作頻率為100MHZ,單體SRAM芯片面積為4.78mm²,數(shù)據(jù)訪問時間1.38ns,最大讀寫功耗為96.49mw。論文采用字線分割/位線分級、三級靜態(tài)CMOS譯碼、自定時等方法降低SRAM功耗,使SRAM功耗比常規(guī)SRAM降低25%以上。論文采用裕度設(shè)計方法使SRAM的性能達到軍品標準（溫度范圍-55℃—125℃,電壓范圍VDD±1... 

【文章來源】：國防科技大學(xué)湖南省 211工程院校 985工程院校

【文章頁數(shù)】：69 頁

【學(xué)位級別】：碩士

【部分圖文】：

存儲體在SOC中面積功耗百分比

互LS文章的結(jié)構(gòu)本文根據(jù)課題的進展共劃分為六章，各章組織如下:第一章緒論:分析了課題研究的背景以及課題的意義，指出了課題研究的內(nèi)容以及取得的成果，闡述了半導(dǎo)體存儲器的分類和基本結(jié)構(gòu)。第二章X處理器SRAM結(jié)構(gòu)設(shè)計與電路設(shè)計:研究了半導(dǎo)體存儲器設(shè)計的相關(guān)技術(shù)，研究了SRAM的分體結(jié)構(gòu)設(shè)計技術(shù)以及各功能模塊的電路設(shè)計技術(shù)以及低功耗設(shè)計方法，分析了影響SRAM成品率的因素，提出了提高成品率的改進設(shè)計方案。。第三章SRAM版圖設(shè)計:研究了SRAM版圖設(shè)計技術(shù)及布局布線理論，研究了SRAM版圖驗證理論。第四章SRAM驗證仿真與測試:研究了SRAM電路級以及版圖級仿真驗證技術(shù)，研究了工藝環(huán)境頻率條件的改變對SRAM功能和性能的影響。

為了降低字線的功耗，Yoshimoto等人提出了字線分割技術(shù)(DWL一 DividedWord Line)122]l23][24]。利用這種技術(shù)將很長的字線分割成若干部分，用多級譯碼的方式選中某段字線。如圖2.4所示:卜一預(yù)譯碼一十-一一最終譯碼一叫幾 幾幾 lll圖2.4字線分割技術(shù)此設(shè)計中一根全局字線又分隔成八根局部字線，因此單根字線的能量減少到原來的l/8。2、分級位線l州嘟攀8選一開關(guān)抨︸l卿一︸!抨︸l卿︸︸!纓︸!卿︸一l鱷︸l斟︸︸l圖2.5一位位線分級結(jié)構(gòu)


本文編號：2963173