I/O帶寬的需求驅(qū)動(dòng)著傳統(tǒng)的并行總線向高速串行總線的過(guò)渡,作為高速串行總線的典型應(yīng)用,對(duì)PCI Express的研究正在不斷發(fā)展。與鎖相環(huán)相比,時(shí)鐘數(shù)據(jù)恢復(fù)電路(Clock Data Recovery,CDR)的輸入為高速隨機(jī)數(shù)據(jù),并且全部電路都工作于高速狀態(tài),使得時(shí)鐘數(shù)據(jù)恢復(fù)電路的設(shè)計(jì)變得非常復(fù)雜;同時(shí),時(shí)鐘數(shù)據(jù)恢復(fù)電路也是PCI Express中最關(guān)鍵的部分,其帶寬直接決定了整個(gè)系統(tǒng)的性能。本文對(duì)PCI Express的體系結(jié)構(gòu)、CDR的小信號(hào)特性以及瞬態(tài)特性、CDR的相關(guān)理論和設(shè)計(jì)技術(shù)進(jìn)行了深入的研究。在理論分析的基礎(chǔ)上,設(shè)計(jì)并實(shí)現(xiàn)了一款面向PCI Express應(yīng)用的數(shù)據(jù)速率為2.5Gbps的時(shí)鐘數(shù)據(jù)恢復(fù)電路。本文的創(chuàng)新之處和研究成果主要包括:1.采用全定制設(shè)計(jì)方法實(shí)現(xiàn)了一款面向PCI Express應(yīng)用的數(shù)據(jù)速率為2.5Gbps的時(shí)鐘數(shù)據(jù)恢復(fù)電路,版圖數(shù)據(jù)的Hspice模擬結(jié)果表明,該設(shè)計(jì)功能正確,能夠很好地滿足PCI Express協(xié)議對(duì)時(shí)鐘數(shù)據(jù)恢復(fù)的要求。2.針對(duì)傳統(tǒng)電荷泵電路的缺點(diǎn),設(shè)計(jì)了一款改進(jìn)型的電荷泵電路,較好地解決了傳統(tǒng)電荷泵電路中存在的電流過(guò)沖問(wèn)題。3.優(yōu)化設(shè)... 

【文章來(lái)源】：國(guó)防科技大學(xué)湖南省 211工程院校 985工程院校

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【學(xué)位級(jí)別】：碩士

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PCIExpress分層體系結(jié)構(gòu)

的請(qǐng)求和完成分別由請(qǐng)求報(bào)文和完成報(bào)文各自獨(dú)立實(shí)務(wù)相關(guān)聯(lián)，每一個(gè)事務(wù)層數(shù)據(jù)包都有唯一的標(biāo)識(shí)號(hào)，者。議提供基于虛通道（virtual channel）的服務(wù)質(zhì)量（QoS和傳統(tǒng)的 PCI 中斷（INTA#、INTB#、INTC#和 INTD#2.4 PCI Express 的 PIPE 接口可知，PCI Express 協(xié)議棧按功能分為物理層、數(shù)據(jù)鏈層有不同的實(shí)現(xiàn)方式，同時(shí)有許多廠家都在進(jìn)行基于 現(xiàn)不同廠家之間產(chǎn)品的互通互用，降低整個(gè)產(chǎn)品的成組合，提出了與 PCI Express 協(xié)議的分層結(jié)構(gòu)不完全一ace for the PCI Express Architecture[26]。Intel 對(duì) PCI Ex

第 10 頁(yè)圖 2.4 PCI Express core 在系統(tǒng)中的位置PCI Express 核往上與處理器的代理即圖 2.4 中的前端系統(tǒng)總線進(jìn)行信息的交換，向下將信息以物理編碼的形式通過(guò)物理鏈路進(jìn)行傳輸。另外，為了實(shí)現(xiàn)與 PCI 及 PCI-X 的軟件兼容，PCI Express 保留了 PCI 配置空間，同時(shí) PCI Express 將原有的 256B 大小的功能配置空間擴(kuò)展為 4KB 大小的功能配置空間。這些配置空間的使用及其與各功能層的交互就成為一個(gè)相對(duì)獨(dú)立的功能模塊。同時(shí)為了與 PIPE 接口兼容，已經(jīng)將邏輯物理子層從 PHY 中分離出來(lái)，但是邏輯物理子層本身的功能并不復(fù)雜，若將其作為單獨(dú)的一個(gè)功能模塊會(huì)增加內(nèi)部信號(hào)的數(shù)量，因此將邏輯物理子層與數(shù)據(jù)鏈路層組合在一起作為一個(gè)功能模塊�；谏鲜龉δ軇澐值臉�(biāo)準(zhǔn)

【參考文獻(xiàn)】：
期刊論文
[1]10Gb/sCMOS時(shí)鐘和數(shù)據(jù)恢復(fù)電路的設(shè)計(jì)[J]. 陳瑩梅,王志功,趙海兵,章麗,熊明珍.  固體電子學(xué)研究與進(jìn)展. 2005(04)
[2]2.5Gb/s單片時(shí)鐘恢復(fù)數(shù)據(jù)判決與1∶4分接集成電路的設(shè)計(jì)(英文)[J]. 陳瑩梅,王志功,熊明珍,章麗.  半導(dǎo)體學(xué)報(bào). 2005(08)
[3]2.5Gb/s0.35μmCMOS時(shí)鐘恢復(fù)芯片[J]. 盛志偉,王志功,王歡,馮軍.  現(xiàn)代電子技術(shù). 2004(05)
[4]10 Gb/s 0.18μm CMOS時(shí)鐘恢復(fù)芯片[J]. 袁晟,馮軍,王駿峰,王志功.  電子器件. 2003(04)
[5]新型計(jì)算機(jī)總線技術(shù)PCI Express[J]. 張如花.  高性能計(jì)算技術(shù). 2003 (04)

博士論文
[1]高速低噪聲鎖相時(shí)鐘恢復(fù)電路研究[D]. 王濤.復(fù)旦大學(xué) 2004



本文編號(hào)：2949403