本文關鍵詞：基于PowerPC體系結構的乘法器設計與驗證，由筆耕文化傳播整理發(fā)布。

【摘要】：本文研究的是基于PowerPC體系結構的X型微處理器整數單元中的乘法器部分。之所以選擇PowerPC體系結構主要源于其結構本身的靈活性。這種靈活體系結構不但可以提供更多價格和性能組合,并同時保持軟件兼容性,還可以使后來的處理器更好地利用技術發(fā)展。Power PC體系機構是可擴充的,它同時包括32位和64位實現的規(guī)范,以保證當前的32位PowerPC處理器和下一代64位處理器之間的軟件兼容。X型微處理器是一款超標量微處理器,有著用于裝載指令和數據的32Kb、8路徑組關聯、物理尋址的高速緩存,并有獨立的指令、數據內存管理單元;有著32位地址總線和64數據總線,對支持內存訪問和內存映射的I/O操作,提供單拍和突發(fā)數據的傳輸;并且可以由軟件進行控制在4種節(jié)能模式中進行切換,采用了先進的CMOS工藝,與TTL器件全面兼容。對于處理器來說,運算單元是直接影響處理器性能高低的關鍵功能部件,而對于運算單元,乘法器又是其重要的組成部分。它是數字信號處理和邏輯運算的核心,提高乘法器的性能對整個微處理器都有著至關重要的意義,因此對乘法器的研究與設計是十分必要的。本文所研究的是32×32位的整數乘法器,采用的是改進的基為4的Booth編碼,分5個周期實現,每個周期對8位乘數進行編碼得到四個34位的部分積(最后一個周期只編碼一位生成最高位的部分積)。通過Booth編碼將部分積的數量減少了一半,大大的提升了運算速度。對于每個周期產生的四個34位部分積通過使用華萊士樹壓縮的方法,進行了4-2CSA和3-2CSA兩次壓縮,得到一個40位的操作數。然后將40位操作數的低8位數據由專用的寄存器儲存,不再被返回相加。最后的加法運算得出的結果中高32位被保留在寄存器當中,等到下個時鐘周期開始,通過反饋電路,輸送到3-2CSA壓縮器與下個周期的低32位數相加,如此經過4個周期,就會得到64位的結果,這樣不但使得乘法器的運算加快,還節(jié)省了電路的面積。最終加法器采用的是超前進位加法器和選擇進位加法器混合的形式,40位操作數按每4位劃分為一個單元,又因為需要對高8位進行選擇操作,所以需要12個子單元,這樣可以充分利用兩個加法器各自的優(yōu)勢來縮短運算時間。最后本文根據所設計出來的電路進行了模塊級和系統(tǒng)級的驗證,通過分析以及對比,所設計的電路實現了所有的功能,通過了前后仿驗證。
【關鍵詞】：PowerPC體系結構 32×32乘法器 Booth編碼 華萊士樹
【學位授予單位】：西安電子科技大學
【學位級別】：碩士
【學位授予年份】：2015
【分類號】：TP332.22
【目錄】：

• 摘要5-6
• ABSTRACT6-11
• 縮略語對照表11-14
• 第一章 緒論14-18
• 1.1 課題的研究背景14-15
• 1.2 應用和研究發(fā)展狀況15-16
• 1.3 課題研究的內容與意義16-17
• 1.4 論文結構17-18
• 第二章X型微處理器簡介18-26
• 2.1 X型微處理器體系結構18-21
• 2.2 X型處理器的指令流動21-22
• 2.3 X型處理器的流水線結構22-24
• 2.4 X型微處理器IU單元簡介24-25
• 2.4.1 IU的功能部件的組成24
• 2.4.2 IU的指令集簡介24-25
• 2.5 本章小結25-26
• 第三章 乘法器的介紹26-44
• 3.1 乘法器的基本原理26-27
• 3.2 乘法器是算法27-31
• 3.2.1 Baugh-Wooley算法27-28
• 3.2.2 Booth算法28-31
• 3.3 乘法器的拓撲結構31-36
• 3.3.1 迭代乘法器31-32
• 3.3.2 陣列乘法器32-33
• 3.3.3 樹形乘法器33-36
• 3.4 乘法器的求和結構36-42
• 3.4.1 一位加法36-37
• 3.4.2 串行進位加法器37
• 3.4.3 旁路進位加法器37-39
• 3.4.4 進位選擇加法器39-41
• 3.4.5 超前進位加法器41-42
• 3.5 本章小結42-44
• 第四章 X型微處理器的乘法器44-60
• 4.1 乘法器電路結構44
• 4.2 改進的Booth編碼設計44-46
• 4.3 Booth編碼的電路實現46-48
• 4.4 部分積電路的實現48-50
• 4.5 Booth編碼對-Y和-2Y的處理50-51
• 4.6 3-2CSA壓縮器和 4-2CSA壓縮器的內部結構51-52
• 4.7 4-2CSA壓縮器和 3-2CSA壓縮器的連接關系52-53
• 4.8 反饋電路的設計與實現53-55
• 4.9 最終加法器的電路設計55-58
• 4.10 IU乘法器設計小結58-60
• 第五章 電路的仿真與驗證60-68
• 5.1 Booth編碼單元驗證60-61
• 5.2 3-2 壓縮單元驗證61
• 5.3 一位加法器單元驗證61-62
• 5.4 乘加器RTL級驗證62-64
• 5.5 系統(tǒng)級驗證64-67
• 5.6 本章小結67-68
• 第六章 總結與提高68-70
• 參考文獻70-72
• 致謝72-74
• 作者簡介74-75

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