隨著軍用電子系統(tǒng)的信息化、智能化、集成化水平不斷提升,其所需實現(xiàn)的任務(wù)種類和數(shù)量越來越多,其所處作戰(zhàn)環(huán)境也越來越復(fù)雜,使得其對高性能高可靠處理器的需求越來越迫切.針對軍用電子系統(tǒng)對處理器的高性能應(yīng)用需求,本文運用雙發(fā)射指令執(zhí)行技術(shù)、分支預(yù)測優(yōu)化技術(shù)以及緊耦合的片上存儲管理技術(shù)等提升處理器的指令執(zhí)行效率;針對軍用電子系統(tǒng)對處理器的高可靠應(yīng)用需求,本文應(yīng)用基于鎖步結(jié)構(gòu)的指令恢復(fù)技術(shù)來提高處理器的容錯能力,并采用ECC校驗技術(shù)和冗余備份技術(shù)來提高片上存儲系統(tǒng)的糾檢錯能力和可靠性水平.最終,實現(xiàn)了一款性能達(dá)到2 DMIPS/MHz、主頻達(dá)到300 MHz的面向軍用電子系統(tǒng)高性能高可靠處理器. 

【文章來源】：微電子學(xué)與計算機(jī). 2020年03期 北大核心

【文章頁數(shù)】：5 頁

【部分圖文】：

圖1 雙發(fā)射流水線設(shè)計結(jié)構(gòu)

研究表明,隨著流水線級數(shù)的增加,分支指令將嚴(yán)重影響處理器的吞吐率.本處理器設(shè)計了一種分支預(yù)測器,為預(yù)取指單元的投機(jī)取指提供方向和目標(biāo)地址.分支預(yù)測器主要由方向預(yù)測器和分支目標(biāo)地址預(yù)測器兩部分組成,其總體結(jié)構(gòu)如圖2中所示.每個時鐘周期,處理器都使用當(dāng)前的PC去訪問指令Cache進(jìn)行取指,同時該PC值還作為分支指令的地址被送到分支預(yù)測器中以完成分支預(yù)測功能.分支預(yù)測器中的方向預(yù)測器使用全局歷史預(yù)測方案的自適應(yīng)預(yù)測器,可學(xué)習(xí)執(zhí)行期間的分支行為,基于之前分支的歷史行為進(jìn)行預(yù)測.對于每種分支行為的模式,歷史查找表保持2 bit的hint值,該兩位值是基于之前分支的行為,表示下一個分支是否預(yù)測執(zhí)行或是預(yù)測不執(zhí)行.每次進(jìn)行方向預(yù)測時,PC值與全局歷史移位寄存器中的值進(jìn)行異或操作產(chǎn)生一個8位的索引值,該索引值用來查詢模式歷史查找表,查到的2 bit的hint值用于確定分支是否執(zhí)行.目標(biāo)地址預(yù)測器采用返回棧結(jié)構(gòu),是針對子函數(shù)返回的一種專用目標(biāo)地址預(yù)測器,用于預(yù)測程序返回的目標(biāo)地址.

在進(jìn)行高性能處理器設(shè)計時,“存儲墻”問題是不容忽視的問題.處理器期待高速且大容量的存儲器,從實際的經(jīng)濟(jì)情況出發(fā),利用局部性原理,本文將存儲系統(tǒng)組織成不同的層次,如圖3所示,以此提供一個成本接近最底層存儲器而性能接近頂層存儲器的存儲系統(tǒng).本文片上存儲系統(tǒng)采用三級存儲層次,第一級為訪問速度最快的寄存器文件,第二級是由L1指令Cache、L1數(shù)據(jù)Cache以及緊耦合存儲接口掛接的片上SRAM和片上FLASH等構(gòu)成的L1存儲系統(tǒng),第三級為由EMIF控制器控制的片外存儲器.這三級存儲器中,寄存器文件訪問速度最快,其次是L1存儲系統(tǒng),訪問速度最慢的是通過EMIF控制器掛接的片外存儲器.寄存器文件雖然訪問速度快,但其容量很小,僅適合存儲程序運行的中間結(jié)果.L1 存儲器中的Cache采用指令和數(shù)據(jù)分離的哈佛結(jié)構(gòu),以支持流水線對指令和數(shù)據(jù)的同時訪問,在Cache命中的情況下可實現(xiàn)零等待周期訪問,若發(fā)生缺失則其訪問速度將受限與外部存儲器件的訪問延遲.為了實現(xiàn)片上大容量高速訪問,本文設(shè)計實現(xiàn)片上SRAM和FLASH與處理器的緊耦合存儲接口,可實現(xiàn)處理器對片上存儲器的直接訪問,甚至不經(jīng)過Cache存儲器,大大縮短了處理器的訪存時間,同時片上存儲器均屬于同步存儲器,器件本身的訪問延遲也比較小,這些均為提高訪存性能的有利條件.


本文編號：2916982